JP2000057055A - デジタルデ―タ処理回路用記憶手段への書込みアクセスを制御する方法及び装置 - Google Patents
デジタルデ―タ処理回路用記憶手段への書込みアクセスを制御する方法及び装置Info
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Abstract
(57)【要約】
【課題】 応用ソフトウェアを実行する際に無効なポイ
ンタ又はアドレス値の場合におけるデータの書込みを防
止し、且つ違法又は非意図のアドレス値のソースを示す
方法を提供する。 【解決手段】 AV処理ICの典型的な動作は、専用セット
アップソフトウェアを用いて望ましい機能性に従ってレ
ジスタがセットアップされる初期化モードと、レジスタ
の内容がこれ以上変更されない正常デコーディングモー
ドとを有する。初期化モードソフトウェアは、しばし
ば、レジスタに対して初期化されていないポインタ及び
アドレスを引き起こす。無効ポインタ又はアドレス値の
場合におけるデータの書込みは、時間の異なる周期に対
して書込み可能信号を可能又は不可能にさせるレジスタ
書込みアクセス論理用小さな追加ハードウェアによっ
て、回避されうる。
ンタ又はアドレス値の場合におけるデータの書込みを防
止し、且つ違法又は非意図のアドレス値のソースを示す
方法を提供する。 【解決手段】 AV処理ICの典型的な動作は、専用セット
アップソフトウェアを用いて望ましい機能性に従ってレ
ジスタがセットアップされる初期化モードと、レジスタ
の内容がこれ以上変更されない正常デコーディングモー
ドとを有する。初期化モードソフトウェアは、しばし
ば、レジスタに対して初期化されていないポインタ及び
アドレスを引き起こす。無効ポインタ又はアドレス値の
場合におけるデータの書込みは、時間の異なる周期に対
して書込み可能信号を可能又は不可能にさせるレジスタ
書込みアクセス論理用小さな追加ハードウェアによっ
て、回避されうる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルデータ処
理回路用記憶手段への書込みアクセスを制御する方法及
び装置に関する。
理回路用記憶手段への書込みアクセスを制御する方法及
び装置に関する。
【０００２】
【従来の技術】デジタルオーディオ及び（又は）ビデオ
データ（AV）処理用集積回路（IC）は、典型的に複数の
サブユニットを含む。その複数のサブユニットは、一つ
又は複数の動作モードで動作される前に、セットアップ
ソフトウェアによって構成されなければならない。
データ（AV）処理用集積回路（IC）は、典型的に複数の
サブユニットを含む。その複数のサブユニットは、一つ
又は複数の動作モードで動作される前に、セットアップ
ソフトウェアによって構成されなければならない。
【０００３】その複数サブユニットのセットアップ及び
制御用超小型制御器が、別個のICの外部品でもいいし、
或いは、内部のCPU コアとしていくつかのAV用IC上に一
体とされてもいい。
制御用超小型制御器が、別個のICの外部品でもいいし、
或いは、内部のCPU コアとしていくつかのAV用IC上に一
体とされてもいい。
【０００４】
【発明が解決しようとする課題】このようなAV用IC上で
実行するソフトウェアは、以下のような理由で欠陥を含
むことがあり得る。 ・インプリメンテーション及びデバッギングがまだ完成
していない時のソフトウェア開発段階中。 ・プロダクトソフトウェアに対しても、複雑さの問題ゆ
えに、テスティングが広範囲的であり得ない、即ち、全
て可能な状況を百パーセントにカバーすることができな
い。 ・そのAV用ICは、外部の、即ち制御できないソフトウェ
アがダウンロードされてそのIC上で実行する環境の中で
動作されるかも知れない。
実行するソフトウェアは、以下のような理由で欠陥を含
むことがあり得る。 ・インプリメンテーション及びデバッギングがまだ完成
していない時のソフトウェア開発段階中。 ・プロダクトソフトウェアに対しても、複雑さの問題ゆ
えに、テスティングが広範囲的であり得ない、即ち、全
て可能な状況を百パーセントにカバーすることができな
い。 ・そのAV用ICは、外部の、即ち制御できないソフトウェ
アがダウンロードされてそのIC上で実行する環境の中で
動作されるかも知れない。
【０００５】AVデコーダIC上で実行するドライバーソフ
トウェアの開発におけるよく見かけるバッグが、初期設
定されていないポインタ及びアドレスにより引き起こさ
れる。このようなバッグは、実行タイムにおいて有害な
結果を持っている。これらの結果の中で最も危険な一つ
が、そのICの汎用アドレス空間に典型的にメモリマップ
されるディバイスセットアップレジスタへの不注意な書
込みである。
トウェアの開発におけるよく見かけるバッグが、初期設
定されていないポインタ及びアドレスにより引き起こさ
れる。このようなバッグは、実行タイムにおいて有害な
結果を持っている。これらの結果の中で最も危険な一つ
が、そのICの汎用アドレス空間に典型的にメモリマップ
されるディバイスセットアップレジスタへの不注意な書
込みである。
【０００６】初期設定されていないポイント及びアドレ
スを監視するデバッグソフトウェアを加えることは、そ
のICの実時間の動きを代表することができないほどまで
そのソフトウェアの性能を減ずる。また、典型的に、こ
のような監視デバッグソフトウェアは、誰が違法又は非
意図のレジスタアクセスを発生したかに関する知らせを
与えてくれない。AV処理ICの典型的な動作は、異なるフ
ェーズ又はモードを有する。ここで、 １）初期化フェーズ又はモードにおいて、レジスタが専
用セットアップソフトウェアを用いて所望の機能性に従
ってセットアップされる。 ２）正常デコーディングフェーズ又はモードにおいて、
これらのレジスタの全部又は一部の内容が、もうこれ以
上変えられなくなり、そのレジスタが持っている値が、
IC内に実行されるデコーディング及びデータ処理を単に
管理することになる。
スを監視するデバッグソフトウェアを加えることは、そ
のICの実時間の動きを代表することができないほどまで
そのソフトウェアの性能を減ずる。また、典型的に、こ
のような監視デバッグソフトウェアは、誰が違法又は非
意図のレジスタアクセスを発生したかに関する知らせを
与えてくれない。AV処理ICの典型的な動作は、異なるフ
ェーズ又はモードを有する。ここで、 １）初期化フェーズ又はモードにおいて、レジスタが専
用セットアップソフトウェアを用いて所望の機能性に従
ってセットアップされる。 ２）正常デコーディングフェーズ又はモードにおいて、
これらのレジスタの全部又は一部の内容が、もうこれ以
上変えられなくなり、そのレジスタが持っている値が、
IC内に実行されるデコーディング及びデータ処理を単に
管理することになる。
【０００７】上記二種類のモードのいずれにおいても、
そのICがかかるレジスタへの書込みアクセスを有するダ
ウンロードされた外部のソフトウェアで動作されること
が起こりうる。かかるレジスタにはオリジナルソフトウ
ェアが書込みをしなく、若しくは、そんなレジスタに関
するオリジナルソフトウェアが正常デコーディングモー
ドで一定のオリジナル値を含む。
そのICがかかるレジスタへの書込みアクセスを有するダ
ウンロードされた外部のソフトウェアで動作されること
が起こりうる。かかるレジスタにはオリジナルソフトウ
ェアが書込みをしなく、若しくは、そんなレジスタに関
するオリジナルソフトウェアが正常デコーディングモー
ドで一定のオリジナル値を含む。
【０００８】本発明の一つの目的は、応用ソフトウェア
を実行する際に無効なポインタ又はアドレス値の場合に
おけるデータの書込みを防止し、且つ違法又は非意図の
アドレス値のソースを示す方法を提供する。この目的
は、請求項１に記載の方法によって達成される。本発明
のもう一つの目的は、本発明の方法を利用する装置を提
供する。この目的は、請求項５に記載の装置によって達
成される。
を実行する際に無効なポインタ又はアドレス値の場合に
おけるデータの書込みを防止し、且つ違法又は非意図の
アドレス値のソースを示す方法を提供する。この目的
は、請求項１に記載の方法によって達成される。本発明
のもう一つの目的は、本発明の方法を利用する装置を提
供する。この目的は、請求項５に記載の装置によって達
成される。
【０００９】
【課題を解決するための手段】本発明は、レジスタ書込
みアクセス論理への追加ハードウェアに関する。この追
加ハードウェアによって、書込みアクセスは、時間の異
なる周期に対して意図的に許可（可能に）され得る又は
不許可（不可能に）され得る。利点として、この追加ハ
ードウェアは、非常に小さくかつ低コストでありうる。
CPU が制御した1 ビットレジスタ書込み許可のレジスタ
の出力は、制御されるべき後続データ記憶手段のため保
護書込み可能信号を形成するように、AND 機能部分にお
いて正常書込み可能信号と結合される。そのレジスタ書
込み許可レジスタをセット及びリセットするために、追
加CPU コマンドが二つあってもよい。
みアクセス論理への追加ハードウェアに関する。この追
加ハードウェアによって、書込みアクセスは、時間の異
なる周期に対して意図的に許可（可能に）され得る又は
不許可（不可能に）され得る。利点として、この追加ハ
ードウェアは、非常に小さくかつ低コストでありうる。
CPU が制御した1 ビットレジスタ書込み許可のレジスタ
の出力は、制御されるべき後続データ記憶手段のため保
護書込み可能信号を形成するように、AND 機能部分にお
いて正常書込み可能信号と結合される。そのレジスタ書
込み許可レジスタをセット及びリセットするために、追
加CPU コマンドが二つあってもよい。
【００１０】典型的に上記の二つの動作フェーズが何れ
も存在しているので、書込み許可は、めったに変わらな
い。従って、実時間性能は殆ど下がらない。如何なる書
込み処理をブロックする以外、本発明のアドオンハード
ウェア（add-on hardware ）の拡張バージョンは、違法
書込み意図が発生したことを信号で伝えられる割り込み
をトリガするために、組み込まれうる。
も存在しているので、書込み許可は、めったに変わらな
い。従って、実時間性能は殆ど下がらない。如何なる書
込み処理をブロックする以外、本発明のアドオンハード
ウェア（add-on hardware ）の拡張バージョンは、違法
書込み意図が発生したことを信号で伝えられる割り込み
をトリガするために、組み込まれうる。
【００１１】本発明の更なる実施例において、そのよう
な割り込みの場合には、その現在CPU コマンドのアドレ
スは、専用レジスタに捕獲されており、その専用レジス
タは、どれ、即ち、応用ソフトウェアのどの部分が非意
図のレジスタアクセスを発生したかを検索することを許
可する。原理的に、本発明の方法は、正常処理モードで
動作する前に初期化モードで動作されうるデジタルデー
タ処理回路用記憶手段への書込みアクセスを制御するこ
とに適する。その方法では、前記正常処理モードの状態
で前記記憶手段に対して無効又は非意図アドレス値又は
ポインタの使用を避けるために、少なくとも一つの書込
み可能信号は、関連するレジスタ書込み許可レジスタの
出力信号の制御のもとで、特にAND 機能部分を用いるこ
とによって、条件付きで前記記憶手段に送られる。
な割り込みの場合には、その現在CPU コマンドのアドレ
スは、専用レジスタに捕獲されており、その専用レジス
タは、どれ、即ち、応用ソフトウェアのどの部分が非意
図のレジスタアクセスを発生したかを検索することを許
可する。原理的に、本発明の方法は、正常処理モードで
動作する前に初期化モードで動作されうるデジタルデー
タ処理回路用記憶手段への書込みアクセスを制御するこ
とに適する。その方法では、前記正常処理モードの状態
で前記記憶手段に対して無効又は非意図アドレス値又は
ポインタの使用を避けるために、少なくとも一つの書込
み可能信号は、関連するレジスタ書込み許可レジスタの
出力信号の制御のもとで、特にAND 機能部分を用いるこ
とによって、条件付きで前記記憶手段に送られる。
【００１２】本発明に係わる方法の有利な追加実施例
は、それぞれの従属請求項によって開示される。原理的
に、正常処理モードで動作する前に初期化モードで動作
されうるデジタルデータ回路用記憶手段への書込みアク
セスを制御する本発明の装置は、−記憶手段のために少
なくとも一つの読出し可能信号及び少なくとも一つの書
込み可能信号を提供する記憶手段制御手段と、−前記正
常処理モード中前記記憶手段に対して無効又は非意図ア
ドレス値又はポインタの使用を避けるために、関連レジ
スタ書込み許可レジスタの出力信号に制御されて、前記
少なくとも一つの書込み可能信号を条件付きで前記記憶
手段に渡す組合せ手段、特にAND ゲートとを有する。
は、それぞれの従属請求項によって開示される。原理的
に、正常処理モードで動作する前に初期化モードで動作
されうるデジタルデータ回路用記憶手段への書込みアク
セスを制御する本発明の装置は、−記憶手段のために少
なくとも一つの読出し可能信号及び少なくとも一つの書
込み可能信号を提供する記憶手段制御手段と、−前記正
常処理モード中前記記憶手段に対して無効又は非意図ア
ドレス値又はポインタの使用を避けるために、関連レジ
スタ書込み許可レジスタの出力信号に制御されて、前記
少なくとも一つの書込み可能信号を条件付きで前記記憶
手段に渡す組合せ手段、特にAND ゲートとを有する。
【００１３】本発明の装置の有利な追加実施例は、それ
ぞれの従属請求項によって開示される。
ぞれの従属請求項によって開示される。
【００１４】
【発明の実施の形態】本発明の実施例を、図面に基づい
て説明する。デジタルAV用IC内に、セットアップレジス
タ及びそれらの制御論理は、典型的に図１に示す手段か
らなる。アドレス比較手段ADDCM は、m ‐ビット接続を
介してアドレスバスADDBと接続される。そのADDCM は、
専用レジスタアドレスの一つがアドレスバスADDBに現わ
れる度に、レジスタ選択信号REGSを発生する。レジスタ
制御手段REGCM が、REGS信号及び内部又は外部の超小型
制御器のコマンド処理からの追加情報AIを使用する。そ
のREGCM は、データ記憶手段DATSM のために、書込み可
能WE及び読出し可能RE信号を発生する。DATSM は、n ‐
ビット接続を介してデータバスDATBと接続されており、
例えば、セットアップレジスタメモリーを有する。その
DATSM への書込み及びDATSM からの読出しは、そのWE及
びRE信号によって制御される。「n 」及び「m 」が、そ
れぞれ、アドレス及びデータバスの幅を示す整数で、異
なる可能性はある。
て説明する。デジタルAV用IC内に、セットアップレジス
タ及びそれらの制御論理は、典型的に図１に示す手段か
らなる。アドレス比較手段ADDCM は、m ‐ビット接続を
介してアドレスバスADDBと接続される。そのADDCM は、
専用レジスタアドレスの一つがアドレスバスADDBに現わ
れる度に、レジスタ選択信号REGSを発生する。レジスタ
制御手段REGCM が、REGS信号及び内部又は外部の超小型
制御器のコマンド処理からの追加情報AIを使用する。そ
のREGCM は、データ記憶手段DATSM のために、書込み可
能WE及び読出し可能RE信号を発生する。DATSM は、n ‐
ビット接続を介してデータバスDATBと接続されており、
例えば、セットアップレジスタメモリーを有する。その
DATSM への書込み及びDATSM からの読出しは、そのWE及
びRE信号によって制御される。「n 」及び「m 」が、そ
れぞれ、アドレス及びデータバスの幅を示す整数で、異
なる可能性はある。
【００１５】図２に示す本発明の第一の実施例におい
て、第一AND ゲートAG1 及び1 ‐ビットレジスタ書込み
許可レジスタREGWA が追加される。REGCM 及びDATSM が
図１に示す同じ名称のブロックに対応している。二つの
追加CPU コマンドはレジスタREGWA をセット及びリセッ
トすることを許可する。第一AND ゲートAG1 は、REGCM
からの書込み可能信号WEをレジスタREGWA の1 ‐ビット
出力信号RWAOS と結合させて、保護書込み可能信号PWE
を生成する。そのPWE はWEの代わりに、セットアップレ
ジスタ・データ記憶手段DATSM を制御するために用いら
れる。
て、第一AND ゲートAG1 及び1 ‐ビットレジスタ書込み
許可レジスタREGWA が追加される。REGCM 及びDATSM が
図１に示す同じ名称のブロックに対応している。二つの
追加CPU コマンドはレジスタREGWA をセット及びリセッ
トすることを許可する。第一AND ゲートAG1 は、REGCM
からの書込み可能信号WEをレジスタREGWA の1 ‐ビット
出力信号RWAOS と結合させて、保護書込み可能信号PWE
を生成する。そのPWE はWEの代わりに、セットアップレ
ジスタ・データ記憶手段DATSM を制御するために用いら
れる。
【００１６】第二AND ゲートAG2 又は対応する論理ハー
ドウェア機能部が、書込み可能信号WEと逆のレジスタ書
込み許可出力信号RWAOS とを結合させて、レジスタ書込
み意図割り込み信号RWAIS を生成する。そのRWAIS は、
レジスタ書込みが明かに不許可されていたフェーズにお
いて書込み意図が行われたことを示す。更なる実施例と
しては、アドレス捕獲レジスタADDCREG が、RWAIS 信号
によって制御される。そのADDCREG は、RWAIS 割り込み
が発生する度に、外部又は内部の超小型制御器のアドレ
スバスからその現在CPU コマンドアドレスを記憶する。
そのADDCREG レジスタはデバッグのために読み出され
る。
ドウェア機能部が、書込み可能信号WEと逆のレジスタ書
込み許可出力信号RWAOS とを結合させて、レジスタ書込
み意図割り込み信号RWAIS を生成する。そのRWAIS は、
レジスタ書込みが明かに不許可されていたフェーズにお
いて書込み意図が行われたことを示す。更なる実施例と
しては、アドレス捕獲レジスタADDCREG が、RWAIS 信号
によって制御される。そのADDCREG は、RWAIS 割り込み
が発生する度に、外部又は内部の超小型制御器のアドレ
スバスからその現在CPU コマンドアドレスを記憶する。
そのADDCREG レジスタはデバッグのために読み出され
る。
【００１７】本発明は、例えば、DVD プレーヤー、又
は、上記の専用セットアップ及び正常動作フェーズを有
するAV処理以外の如何なる他のデジタル処理ICとの接続
に用いられる。そのICを含む装置を製造する時、例えば
装置又はICのパワーがユーザーによりスイッチオンされ
る時、又はその装置又はICが異なる動作モードへスイッ
チされる状態になる時、初期化モードは生じうる。全部
の初期化モードの異なる部分は、これらのいくつかの機
会中に実行されうる。
は、上記の専用セットアップ及び正常動作フェーズを有
するAV処理以外の如何なる他のデジタル処理ICとの接続
に用いられる。そのICを含む装置を製造する時、例えば
装置又はICのパワーがユーザーによりスイッチオンされ
る時、又はその装置又はICが異なる動作モードへスイッ
チされる状態になる時、初期化モードは生じうる。全部
の初期化モードの異なる部分は、これらのいくつかの機
会中に実行されうる。
【００１８】
【発明の効果】本発明に係るデジタルデータ処理回路用
記憶手段への書込みアクセスを制御する方法及び装置
は、以上で説明したように、応用ソフトウェアを実行す
る際に無効なポインタ又はアドレス値の場合におけるデ
ータの書込みを防止し、且つ違法又は非意図のアドレス
値のソースを示すことができる。
記憶手段への書込みアクセスを制御する方法及び装置
は、以上で説明したように、応用ソフトウェアを実行す
る際に無効なポインタ又はアドレス値の場合におけるデ
ータの書込みを防止し、且つ違法又は非意図のアドレス
値のソースを示すことができる。
【００１９】また、本発明はレジスタ書込みアクセス論
理への追加ハードウェアに関し、この追加ハードウェア
によって、書込みアクセスは、時間の異なる周期に対し
て意図的に許可（可能に）され又は不許可（不可能に）
されうる。しかも、この追加ハードウェアは、非常に小
さくかつ低コストである。
理への追加ハードウェアに関し、この追加ハードウェア
によって、書込みアクセスは、時間の異なる周期に対し
て意図的に許可（可能に）され又は不許可（不可能に）
されうる。しかも、この追加ハードウェアは、非常に小
さくかつ低コストである。
【図１】従来のデータ記憶制御図である。
【図２】データ記憶書込み可能のための本発明のアドオ
ンを示す図である。
ンを示す図である。
ADDCREG アドレス捕獲レジスタ ADDB アドレスバス ADDCM アドレス比較手段 AG1 第一AND ゲート AG2 第二AND ゲート AI 追加情報 DATSM データ記憶手段 DATB データバス ｍ 整数 ｎ 整数 PWE 保護書込み可能信号 REGWA レジスタ書込み許可レジスタ REGS レジスタ選択信号 REGCM レジスタ制御信号 RWAOS 書込み許可レジスタ出力信号 RWAIS 書込み意図割り込み信号 WE 書込み可能信号 RE 読出し可能信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハーラルト シラー ドイツ連邦共和国，30539 ハノーヴァー, アップフェルガルテン 11
Claims (8)
- 【請求項１】 正常処理モードで動作する前に初期化モ
ードで動作されうるデジタルデータ処理回路用記憶手段
（DATSM ）への書込みアクセスを制御する方法であっ
て、前記正常処理モード中前記記憶手段（DATSM ）に対
して無効又は非意図アドレス値又はポインタの使用を避
けるために、少なくとも一つの書込み可能信号（WE）
は、関連レジスタ書込み許可レジスタ出力信号（RWAOS
）の制御（AG1 ）の下で、特にAND 機能部分（AG1 ）
を用いて、条件付きで前記記憶手段に送られることを特
徴とする方法。 - 【請求項２】 前記少なくとも一つの書込み可能信号
（WE）と前記、特に逆の、書込み許可レジスタの出力信
号（RWAOS ）とは、書込み意図割り込み信号（RWAIS ）
を形成するために、特に他のAND 機能部分（AG2 ）を用
いることによって結合される請求項１に記載の方法。 - 【請求項３】 CPU の現在コマンドアドレス（ADDB）用
記憶手段（ADDCREG）は、前記書込み意図割り込み信号
（RWAIS ）によって、制御される請求項２に記載の方
法。 - 【請求項４】 前記書込み許可レジスタの出力信号（RW
AOS ）は、専用CPUコマンドによってセット及びリセッ
トされる1 ‐ビット書込み許可レジスタ（REGWA ）から
分岐する請求項１乃至３の何れか一項に記載の方法。 - 【請求項５】 正常処理モードで動作する前に初期化モ
ードで動作されうるデジタルデータ処理回路用記憶手段
（DATSM ）への書込みアクセスを制御する装置であっ
て、記憶手段（DATSM ）のために少なくとも一つの読出
し可能信号（RE）及び少なくとも一つの書込み可能信号
（WE）を提供する記憶手段制御手段（REGCM ）と、前記
正常処理モード中前記記憶手段に対して無効又は非意図
アドレス値又はポインタの使用を避けるために、関連レ
ジスタ書込み許可レジスタの出力信号（RWAOS ）の制御
のしたで、前記少なくとも一つの書込み可能信号（WE）
を条件付きで前記記憶手段（DATSM ）に送る組合せ手段
（AG1 ）、特にAND ゲートとを有することを特徴とする
装置。 - 【請求項６】 前記少なくとも一つの書込み可能信号
（WE）と前記逆の書込み許可レジスタの出力信号（RWAO
S ）とは、書込み意図割り込み信号（RWAIS ）を形成す
るために、他のAND ゲート（AG2 ）を用いて結合される
請求項５に記載の装置。 - 【請求項７】 前記書込み意図割り込み信号（RWAIS ）
によってが制御される、CPU の現在コマンドアドレス
（ADDB）用の記憶手段（ADDCREG ）を更に有する請求項
６に記載の装置。 - 【請求項８】 専用CPU コマンドによってセット及びリ
セットされ、かつ前記書込み許可レジスタの出力信号
（RWAOS ）を提供する1 ‐ビット書込み許可レジスタ
（REGWA ）を有する請求項５乃至７の何れか一項に記載
の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98250147:0 | 1998-04-30 | ||
| EP98250147A EP0953909A1 (en) | 1998-04-30 | 1998-04-30 | Method and apparatus for controlling write access to storage means for a digital data processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057055A true JP2000057055A (ja) | 2000-02-25 |
| JP4574759B2 JP4574759B2 (ja) | 2010-11-04 |
Family
ID=8234586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10059099A Expired - Lifetime JP4574759B2 (ja) | 1998-04-30 | 1999-04-07 | デジタルデータ処理回路用記憶手段への書込みアクセスを制御する方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6397310B1 (ja) |
| EP (1) | EP0953909A1 (ja) |
| JP (1) | JP4574759B2 (ja) |
| CN (1) | CN1200349C (ja) |
| DE (1) | DE69942905D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004013556A (ja) * | 2002-06-07 | 2004-01-15 | Matsushita Electric Ind Co Ltd | プロセッサ装置、コンパイル装置及びその方法 |
| US10430361B1 (en) | 2015-12-17 | 2019-10-01 | Cru Acquisition Group, Llc | Combination write blocker |
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