JPS58139400A - デ−タの取出防止制御機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理システムの主記憶装置（ＭＳ）に
おける重要領域のデータ取出防止に関する。このような
重要領域は、取出防止フィールドを有する単一の記憶保
護キーによって保護することのできる主記憶装置ブロッ
クの大きさより小さく、その中に含まれている。

先行技術 本明細書における取出防止は、ＩＢＭシステム／６７０
操作解説書（ＩＢＭ　　Ｓｙｓｔｅｍ／３７０Ｐｒｉｎ
ｃｉｐｌｅｓ　　ｏｆ　　０ｐｅｒａｔｉｏｎ、Ｆｏｒ
ｍＮｏ、ＧＡ２２−７０００−８）の［記憶装置におけ
るキー１部分に限定される様式で使用される。この操作
解説書はＭＳ中の２ＫＢ又は４ＫＢごとに１つの記憶保
護キーを設けるシステムａ３７０のアーキテクチャ−を
定義している。記憶装置リクエストに対する取出防止と
は、ＣＰＵの現在のプログラム状況ワード（ｐｓｗ）に
あるゼロでないキーのアクセス・フィールドが、関連し
たキー（即ち、リクエストがなされつつある主記憶装置
のアドレス・ブロックへ現在割当てられているキー）に
あるアクセス・フィールドと一致しない場合に、ＣＰｔ
Ｊ取出リクエストによる記憶装置のアクセスを防止する
ことである。ゼロのキーは例外条件である。何故ならば
、キー・ゼロは監視状態のプログラムによってのみ使用
されるよう予約されているからである。従って、キー・
ゼロのリクエストは、アクセス・フィールドが不一致で
あっても、また記憶キーにおける取出防止ビットの状態
がどうであっても、記憶装置へアクセスすることを許さ
れる。従って、取出しヲｐｉ□１１止された記憶装置ブ
ロックに対してキーの不一致が生じると（キー・ゼロの
場合を除いて）、（１）取出防止機構がオンの時、非ゼ
ロ・キーの取出リクエスト及び非ゼロ・キーの記憶リク
エストは禁止され、（２）取出防止機構がオフの時、非
ゼロ・キーの記憶リクエストは宗市され、取出リクエス
トは肝される。が（て、取出防止ビットの状態がどうで
あっても、不一致非ゼロ・キーのリクエストに対して、
トビ憶装置の保護が実現される。現在のシステム／　５
７０　ｆｕｌｌ州プログラムの成るもの（例えばＭＶＳ
／ＳＰ）は、ＭＳを４ＫＢページ・フレーム単位で割振
ったり、割振り解除したりする。システム／６７ｏアー
キテクチャ−〇ドでは、％ＣＰＵ４ｄそのＰＳＡページ
・フレームな実アドレス０−４０９５へ割当てられ、ハ
ードウェア制卸に関一連した重要な情報火含むようにな
っている。例えば、ＭＶＳ／ＳＰ＆使用する多重プロセ
ッサ（ＭＰ）においては、各ＣＰＵは、七のＰＳＡペー
ジ・フレームな、共用されたＭＳの中の異った絶対アド
レスへ割当てられる。それは、それぞれのＣＰＵのため
に、実アドレス０−４０９５へ異った接噴部をつけるこ
とによってなされる。

システム／３７０　ＣＰＵは２つの２ＫＢ保鳴ブロツク
を有する。２つの２ＫＢ記憶保繰キーは、主記憶装置内
のそれぞれの４ＫＢページ・フレームのために、ＭｖＳ
に対して同じ値にセットされる。ＰＳＡページ・フレー
ムについては、２つの２ＫＢブロツクのだめの２つのキ
ーにおいて、アクセス・フィールドはゼロヘセットされ
、取出防止ビットはオフにセットされる。他のページ・
フレームの各々も、その２つの２ＫＢキーを同じように
セットされる。

史に鍾近のシステム／３７０　ＣＰＬＩは４ＫＢ保護ブ
ロツクケ有することができる。このブロックの各々は１
つの関連したキーを有する。ＰＳＡページ・フレームは
、その関連したキーを、取出防＋）：、　無Ｎ’ｒｓ化
信号によってセットされる。これは、全てのユーザがア
ドレスｏｆ２ｏ４７ｖフェッチできるようにするため、
フレームの４ＫＢノくイトの全てについて取出防止ヲ須
止する。不幸にして、これは、アドレス２０４８−４０
９５における４ＫＢブロツクの他の部分についても取出
防止を禁止する。

主記憶装置の保護は、光行技術において大ぎな技術課頼
であった。例えば、米国ｎ、＊５５７６５４４、！１８
２５９０５．５６５１４７５．４０９６９８７はこの問
題を取扱っている。しかし、これらの米国特許のいずれ
も、本１ｌｉ１％粁請求の節回に記載されたような発明
の主題ケ開示していない。

本発明の要約 米国時Ｗｆ４０９３９８７に開示されるシステム／６７
０の低記憶装置保護は、ゼロを含む任意のキーを使用す
る記憶装置リクエストに対して保護を達成する。他方、
本発明の装置は、キー・ゼロに対しては保護ヲ達成しな
いが、ゼロでないキーが、取出防止ビットによって通常
株ＲＩＪ１能な蛾域内にある副領域にアクセスすること
ケ肝す。

本発明は、４ＫＢページの全てについて４ＫＢ記憶保護
キーを使用するシステム１５７０拡張アーキテクチャ−
へ、記憶保護キーの動作を拡ｑ＝　−ｆる。本発明の効
果として、４ＫＢキーをもって［７ては達成され得ない
異った種類の取出防止ビット・ＰＳＡページ内で実行す
ることによって、システムの統合性が改善される。

特別０４ＫＢブロック内で異った取出防止方法をｄ［能
とするため、本発明は、ＭＳ中の所定の実アドレスに置
かれたベーｉ２に対して４ＫＢ記憶の］爪常の動作を１
部無効にする取出防止無効制イ卸回路を使用する。４Ｋ
Ｂ取出防止Ｐ＆餌が特別のページの４ＫＢブロツクのた
めにオンにセットされている間、取出防止無効側副回路
は、特別のページの実アドレスの１８５について（例え
ばアドレス０−２０４７）取出防上機能ケ無能化する。

無効動作の能動化は、制４□ｒｉｌレジスタにある取出
防市哄効制御ビット（例えば制・・目ルジスタ０のビッ
ト６）によって制ｆ「ｌｌされる。

第１図は、制イ叩レジスタＣＨＤのビット６（ＣＲＯビ
ット６ともいう）が、′！メよ５にして取出防止機能機
能を制御するかを示す。

仮足トして、ＰＳＡブロックのための記憶キーは、その
アクセス・フィールドをキー・ゼロヘセットされている
ものとする（便って、ＰＳＡブロックは、監視プログラ
ム状態のプログラムによってのみ、記憶されることがで
きる。） 芙施例における無効制御回路は、ＰＳＡページと呼ばれ
る所定の実アドレスを有する特別の４ＫＢページへ適用
され、ＰＳＡページの異った２ＫＢ部分について、異っ
た種類の取出防止機能を達成する。上記の２ＫＢ部分の
２つは、それぞれのＣＰＵへ割当てられた接頭値によっ
て位ｔｉｔ火決定された主記憶装置のページ・フレーム
（即ちＰＳＡブロック）の中で、主記憶装置の実アドレ
スＯ蟲 −２０４７及び２０４８−４０９５に置かれるように予
め決定される。

次の表は、４ＫＢキーを使用するＣＰＵのために、ＣＲ
Ｏのビット６がどのように記憶装置の動作に影響を与え
るかを要約したものである訂０　　　　無効側（＋１１
１は行われない（４ＫＢのＰＳＡブロックの取出しは、
全く関連 した取出防止ビットのセットによっ て市ｌＪ＋：中される）。

１　　　　　亜効割蝿（ＰＳＡ実アドレス０−２０４７
が取出防止を無効にされる間 ＰＳＡ実アドレス２０４８−４０９ ５は、関連した取出防止ビットのセ ットによって、取出防止を制御器され る）。

もしＣＲＯビット乙の状態がゼロであれば、アドレス０
−２０４７に対する取出防止は無効とされない。従って
、ＰＳＡアドレスＯ−、，４，０９５のづ 全ては、関連したＦビット状態が１′である時、取出し
を防止される。か（て、非ゼロのキーを有する取出リク
エストは、そのアクセス・フィールド−Ｆで不−敗とな
り、Ｆビットの状態に従って、ＰＳＡブロックの全ての
拠アドレス０−４０９５について、アクセスヲ粁される
か又は宗正される。

キー・ゼロのリフニス）Ｕ−孜’ｚ生じ、関連したＦビ
ットの状態（１’）　／ｒｎ　＋ｏＴによらず、夷アド
レス〇−４０９５への記憶又はそこからの取出しを計さ
れる。

もしＣＲＯビット６の状態が１であれは、非ゼロのＰＳ
Ｗ記憶保樽キーを呵する全てのリクエストについて、１
−＠連したＦビットによる市ＩＪ＋・用は、アドレス０
−２Ｌ１４７に対して無効とされ、リクエストがＰＳＡ
記憶キーと一致を生ずるかどうかの如１０Ｊ％’問わず
、アドレス０−２０４７に対する取出アクセスが計され
る。しかし、アドレス２０４８−４０９５に対する取出
アクセスは、関連した４ＫＢ記憶保護キーにおけるＦビ
ットの状態によって制価され続ける。換言すれば、ＣＲ
Ｏピット６がオンにセットされている時（８７１，１え
は、１状態ヘセツトされている時）、ＣＰＵのＰＳＡに
おける実アドレス２０４８−４０９５は、一致を生じな
い非ゼロ・キーのリクエストによるアクセスに対して取
出しを防止されるが（関連した取出防止ビットＦが、Ｐ
ＳＡページに対する記憶１朱−′５キーにおいてオンで
ある間）、アドレス０−２０４７の関連したＦビットに
よる取出防止は鹿効にさｆ１るので、それらのアドレス
Ｉｄ不−改ヲ生じるリクエストに対して取出しを防止さ
れプよい。かくて、アドレス２０４８−４［Ｊ９５が取
出しを防止されている間、非ゼロの記憶保護キーを使用
する（例えば、現在のＰｓｗＯ中に１−１５のキー’＆
Ｈする）取出リクエスト又ｉｌ″Ｊ：η［シ憶リクエス
トは、主記憶装置の４ＫＢブロツクにおける実アドレス
２０４８’−４０９５において、テータヘアクセスする
ことができない。従って、そのような取出防止の無効中
、アクセス・フィールドのキーの不−改が生じても、キ
ー・ゼロを使用する取出リクエスト又、は記憶リクエス
トはアドレス２０４８−４０９５にアクセスすることが
できる。ＰＳＡアドレス０−２０４７は、４ＫＢ（７）
ＰＳＡブロックニツいて、関連した記憶保護キーにある
Ｆビットのオンのセットによって汽出しを防止されない
ので、任意のキーによる取出リクエストは肝される。そ
れ２１： は、キーのアクセス・フィールドでキーの不一致が生じ
る場合でもそうである。しかし、非ゼロ・キーの記憶リ
クエストは、アドレス０−２０４７にアクセスすること
ができない。Ｉｏｆ故ならば、ゼロの記憶キーの場合に
、アクセス・フィールドのキーの不一致が生じるからで
ある。キー・ゼロのリクエストは、キーの一致を生じる
から、アドレス０−２０４７へ記憶することができる。

第２図は、２つの２ＫＢ部分（実アドレス範囲０−２０
４７反び２０４８−４０９５）を汀する特別の４ＫＢ　
　ＰＳＡブロックに対する４　Ｋ、　Ｂキー取出防止嬢
効制御回路の実施例を示す。ＣＰＵ１１は命令（Ｉ）ユ
ニットｉび実行（Ｅ）ユニットを含む。実行ユニットは
命令ケ実行し、記憶装Ｗ　リクエスト信号１７を発生す
る。信号１／は、千目ピ憶装置に対する命令反びオペラ
ンド端埋アドレス・ストリーム１８によって表わされる
。これらの論理アドレスは、市販されているシステム／
６７゜ＣＰＵに見出されるような通常のアドレス変換回
路へ与えられる。この変換回路は、対応する実アドレス
を、変換器の実アドレス・レジスタ１９にある６１ビツ
ト・アドレス・ワードとして与える（レジスタ１９は、
論理アドレスを使用するＣＰＵにおいて谷アドレス変擬
の結果を受取るか、又は動「ジアドレス変侠機構がない
場合に、■ユニット又はＥユニットから直接に上記結果
を受取る）。

レジスタ１９において、システムの主記憶装置をアドレ
スするために必要なビット位置より高い順位ラフするア
ドレス・ワードのビット位置は、ゼロ状態ヘセットされ
る。

？Ｎ４９は、レジスタ１９にルンる実アドレスから主記
憶装置中の２ＫＢサイズ・ブロックを限定するＴｈ　１
１１１１位ピット位［’４（３１ビツト・アドレス・ワ
ードに関するビット位Ｔｉｉ？１かも２ＫＢビット位置
２０までの位置として示される）、ＯＲ回路５１へ与え
る。ＯＲ回路５１は、その出カケ受取るインバータ５２
を有する。ＰＳＡブロック内の実アドレス範囲ｏ−２ｏ
４７に対する記憶リクエストは、？ｒＭ４９の全てがゼ
ロ状態にある時に検出される。このゼロ状態は、インバ
ータ、５２をして出力信号な生せしめる。従って、この
出力信号は、４ＫＢ　　ＰＳＡブロック内の低位の２Ｋ
ＢアトＶスに対するリクエストについてのみ生じる。

史に、鍼４９は、ＣＰＵのために異ったＰＳＡブロツン
の絶対アドレスを発生するため、リクエストされ１．た
実アドレスのピッｚ−２ｏｖ違常の接頭回路６２へ送る
。ピッ）２０は、４にブロック・サイズにおいてのみ、
ＣＰＵの接頭化で世祝される。絶対アドレスは変換索引
緩衝機構（ＴＬＢ）へ送られ、ＭＳ中でリクエストされ
たページ・フレームを位置ずけるために使用される。絶
対アドレスは、キャッシュ及び主記憶装置中でリクエス
トされたデータへアクセスするために使用され、かつ通
常の記憶保護キー選択回路６６へ与えられる。それは、
関連１−だ記憶保護キーへアクセスし、一致又は不一致
を決定するため、記憶保護キーを現ＰＳＷのキーと比較
し、その取出防止ビットの状態を線６４−Ｆに出力する
ためである。

４ＫＢキーに対する一致及び不一致の保穫動作は、本明
細書で開示される。哄効制（ｄｌｌ　＋ａ能を除いて、
そのような動作が通常のシステム１５７０　ＣＰＵのた
めに処理される方法と同じようにして処理される。

ＡＮＤ回路６６は、線６４−Ｌの取出防止ビット信号、
反びＣＰＵから巌１６上に与えられる坂出リクエスト信
号を受取り、線６７上に取出防止無視信号な発生する。

実施例では、システム／３７０　ＣＰＵに見出されるよ
うな割口レジスタＣＲＯのビット位置６が使用される。

ＣＲＯビット６は、線４１の能動化に市ＩＪｆ・田する
ことによって、ＰＳＡ４ＫＢフ゛ロックのために、取田
防止蛎効制（ｌｆ１１回路の能動化及び非能鉤化を制御
する。

ＡＮＤ回路４３は、線４１上の能動信号、緑１６１のＣ
ＰＵ取出リクエスト信号、リクエストが実アドレス０−
２０４７へなされつつあることを下す線５３−Ｌの信号
によって能動化される。

従って、ＡＮＤ回路４６かもの出力信号は、アドレス０
−２０４７について取出防止無効信号がアクチブである
間、取出リクエストが笑アドレス１□１ ０−２０４７へなされる時に与えられる。ＡＮＤ回路４
６の出力は、インバータ４４によって反転され、ＡＮＤ
回路４５へ入力として与えられる。

ＡＮＤ回路４５は、ＡＮＤ回路６６がら取出防止無視信
号を受取る。インバータ４４がらの出力（は、アドレス
０−２０４’７への取出リクエストがＩｇ効にされるべ
きでない時にのみ、ＡＮＤ回路４５ケ条汗すける。その
結果、ＡＮＤ回路４５は、ｊｉｊｊ幻制御回路が能動化
されている間、アドレス。−２０４７への取出リクエス
トについて取出防止無効状態を出力しない。しかし、Ａ
ＮＤ回路４５は、ＰＳＡ＊出防止ビットがオンであれば
、アドレス２０４８−４０９５のために取出防止ビット
＋：ｉ−を出力し、かつ取出防止ビットが能動化されて
℃・る他のＭＳブロックに対する取出リクエストについ
て、取出防止無視信号を出力する。

インバータ４７は、ＡＮＤ回路４５からの出カ′？：受
取り、取出防止無視信号がＡ　Ｎ　Ｄ　ｌ！ｍｌＪ路４
５がも与えられない限り、ＡＮＤ回路４９を柔性すける
。かくて、ＡＮＤ回路４９は取出リクエストｈ目動信号
を出力し、この信号は取出リクエストされたＭＳデータ
のアクセスを能動化する。もしＡＮＤ回路４９が散出リ
クエストのために出刃を生じないならば、そのリクエス
トはキャン主ルされ、データのアクセスはそのリクエス
トについて実行されない。従って、ＰＳＡページの最初
の２０４８バイトに対する取出リクエストは、ＡＮＤ回
路６６から取出防止無視信号を発生するが、取出防止無
効状態の能動化を生じるＡＮＤ回路４６がＡＮＤ回路４
５０条件付けを解除して、ＡＮＤ回路４５から出力を発
生させないので、リクエストはキャンセルされない。Ａ
ＮＤ回路４５０条件解除は、ＰＳＡ取出防止ビットが能
動化されている間、［１（１１の取出リクエスト信号に
よってＡＮＤゲート４９を能動化する。

ＡＮＤ回路４５からの取出防止無視信号は、記憶保護割
込コード発生器４８を能動化して、リクエストを出して
いるプログラムに割込み、切換えられたＰＳＷへ割込コ
ードを挿入し、その割込みの原因として、無効にされな
かった取出防止無視状態を表示する。

Ｉ１０チギネＷ主記憶装置記憶反び取出防止機能は、本
発明に従う取出無効制御回路によって影響を受けず、現
在使用されているＩＢＭシステム／６７０で実行されて
いる通常の方法に従って実行される。

【図面の簡単な説明】

第１図は本発明の概略的動作を示し、第２図は本発明の
詳細な実施例を示す。 １１・・・・ＣＰＵ、１９・・・・変換器実アドレス・
レジスタ、６２・・・・接頭回路、６６・・・・記憶保
護キー選択回路、４８・・・・記憶保護割込コード発生
器、ＣＲＯ・・・・制御レジスタｏ０ 出願人　　インターカン町九し・ビンネス・マシーンズ
・コーポレーション代理人　弁理士　　頓　　　宮　　
　孝　　　−（外１名） ＦＩＧ、Ｉ ＣＲＩ ＦＩＧ、２ 第１頁の続き ０発　明　者　ジョン・テッド・ロデルアメリカ合衆国
ニューヨーク州 ワツピンジャーズ・ホールズ・ ギヤブリエラ・ロード１４番地　、 ０発　明　者　デーピッド・エメット・スタツキ アメリカ合衆国ニューヨーク州 ポーキプシー・フォックス・ラ ン１２３番地

Claims (1)

【特許請求の範囲】
1. 複数のアドレス可能な記憶ブロックより成る主記憶装置
   を有し、−Ｅ記記憶ブロックの各々に１１固の記憶保護
   キーが設けられており、上記記憶保護キーの各々は関連
   した記憶ブロックにおけるデータの取出防止を制イ・■
   するための取出防止フィールドを有し、Ｅ記記憶ブロッ
   クの中から特別の配憶ブロックを選択することができる
   能力を有するデータ処理システムにおけるデータの取出
   防止側イ問機構であって、−上記特別の記憶ブロックに
   含まれる複数の実アドレス範囲のうち１つの実アドレス
   範囲に対してデータの取出防止の無効（Ｉｆ制御するた
   め無効信号を発生するように設定可能な制御レジスタと
   、上記無効信号が存在している間に−り記１つの実アド
   レス範囲に対してなされたデータの取出リクエストによ
   るデータ・アクセスを能動化する制御手段と、上記特別
   の記憶ブロックに含まれる他の実アドレス範囲に対して
   なされたデータの取出リクエストによるデータ・アクセ
   スヲＬ記特別の記憶ブロックに関連した上記取出防止フ
   ィールドの状態によって制御する手段とを具備−するデ
   ータの取出防止制御機構。