JPS60258654A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体メモリ装置に関するものであり、特にブ
レークポイント設定機能を有する読出専用メモリ（ＲＯ
Ｍ　）に関する。

争）技術の背景及び従来技術と問題点 半導体技術の進歩、低価格化によｊｏ　ＲＯＭがソフト
ウェア流通の新しい媒体として用いられるよう罠なって
おり、いわゆる「シリコン・ソフトウェア」として流通
されるよう罠なってきている。しかしながらＲＯＭに記
憶されたメモリ内容は、通常のソフトウェアのように自
由にその内容を、変更、修正することはできない。

一方このような「シリコン・ソフトウェア」と称される
ＲＯＭ内のソフトウェアに後発的にバグが見つかること
、又は、システムの改造等に伴ってソフトウェアの一部
を変更又は修正したい場合、或いは機能を付加したい場
合が発生することがある。ところがＲＯＭ内のグロダラ
ムはそれ自体変更ができないから、このような場合、バ
グを訂正した新たなＲＯＭ　’ｉ作成し直して、それま
で使用していたＲＯＭと交換する等の処理が必要となる
。このような対策は、連応性に欠け、また交換ＲＯＭの
新たな作成を必要とすること、不経済である等の問題が
ある。

（ｃ）　発明の目的 本発明は、予め所定のソフトウェアが記憶されたＲＯＭ
に対して、ＲＯＭの外部心らブレーク？イントを設定で
きるようにすることを目的とする。

（ｄ）　発明の構成 本発明においては、基本的形態として、読出専用メモリ
セルアレイと、ブレークポイントを設定するためのレジ
スタと、該メモリセルアレイをアクセスするために供給
されるアドレスと該レジスタに設定された値とを比較し
、両者の一致を検出する一致検出回路とを具備し、該ア
ドレスと該レジスタに設定された値との一致に応答して
一致検出信号が出力される様にしたことを特徴とする半
導体記憶装置が提出される。

（、）　発明の実施例 本発明の一実施例について添付図面を参照して下記に述
べる・ 第１図は本発明に係るＲＯＭ　ｔ−用いた装置のブロッ
ク図、第２図鉱本発明に係るＲＯＭのブレークイインド
設定機能を説明するための図である。図中１ｕＲＯＭ１
２はメモリセルアレイ、３はブレークポイント設定回路
、４はマイクロプロセッサ、５は外部メモリ、６はアド
レスバス、７はデータバス、８は割込要求信号、９は割
込認知信号である。

本発明におけるＲＯＭが従来と異なる点は、その内部に
ブレーク４インド設定回路を持つ点にある（詳細は後述
する）。ここで、その動作の概略を第２図を用いて説明
する。

例えばＲＯＭ　１のプログラム１のうち、１０００〜１
２００番地の内容ＫｖＡシがありた場合、またはその部
分のプログラムをよ多機能の高いプログラムに変更した
場合、または他の装置にも適用できる様にプログラムを
変更したい場合が生じたとする。メモリセルアレイ２内
のプログラムは前述したとおり、変更することは不可能
である。

そこで本発明では、まずブレークポイント設定回路３内
のブレークポイントレジスタ（図示せず）の中にブレー
クポイントのアドレスである１０００番地をセットする
。そして、マイクロプロセッサ４によるプログラムの実
行を開始する。ブレークポイント設定回路３は、ブレー
クポイントレジスタの値とマイクロプロセッサ４から供
給されるアドレスとが一致したことを検出するとマイク
ロプロセッサ４に対して割込み要求信号８を発生する。

マイクロプロセッサ４はそれに応答して、割込処理を開
始し、外部メモリ５のプログラムを実行しはじめる。ま
た、同時にブレークポイント設定回路へ割込認知信号９
を返し、割込が受入れられたことを知らせる。その後、
マイクロプロセッサ４は外部メモリ５の割込みプログラ
ムの実行を終ると、再びＲＯＭ　１のアクセスを始める
。

もちろん、割込みプログラムの最後には、ＲＯＭＩの１
２０１番地へ戻る命令を入れておかなければならない。

この様にして、ＲＯＭ　１の１０００〜１２００番地の
プログラムは、外部メモリ５のプログラムと自動的にお
きかえられたことになる。尚、ブレークポイントの値は
任意の値をセットできるので、ＲＯＭ　１のアドレス領
域のどの部分でも外部メモリ５のプログラムとおきかえ
ることができる。

次に第３図を参照し、本発明にかかるＲＯＭにつき更に
詳細に説明する。第３図は本発明の一実施例であるＲＯ
Ｍのブロック図である。図中１０はレジスタ選択回路、
１１１〜１１　はブレークポイントレジスタ、１２１〜
１２１＆は一致検出信号、１３はスリーステートダート
回路、１４ａＮＡＮＤダート、１５はオアダート、１６
は負エツジトリガ型のＤフリッゾフロ、プ、１７１〜１
７　は−数構出回路である。尚、第１図と同一部位は同
一番号で示す。また各制御信号の機能は以下のとおりで
ある。

１元１　０のときレジスタに対する読出し／書込みが可
能になる。

荊バ百　０のときＲＯＭの読出しが可能になる。

この２つの信号を同時に０にするこ とは禁止する。

ＲＤ　Ｏのときレジスタ／　ＲＯＭの読出しを行なう。

ＷＲＯのときレジスタの書込みを行なう。

割込み要求　レジスタとＲＯＭの読出し時のアドレ（Ｉ
ＮＴＲＥＱ）　スが一致したときＩＫセ・トされる。

割込み認知　割込み要求ｔ−＋７セ、トする。

（ＩＮＴＡＣＫ） また各ブロックの機能祉以下のとお夛である。

レジスタ選択回路１０ 前述のＲＴＡＥ、ＲＤ、ＷＲおよびアドレスの一部分を
うけて、ブレークポインタレジスター１゜〜１１ｎのど
れかを選択し、その書込み、読み出しを制御する。例え
ばＲＥＧＥが’０”、ＲＤが１１”、ＷＲが”Ｏ＃、ア
ドレスがブレークポイントレジスター１鵞を指定するも
のであればＷｔが′１＃、Ｒ１が０＃、Ｒｅ　ｅ　ｇ、
　”’ＲｔＷ、、Ｗ、・・・Ｒｎ＃′ｉ″′０”となっ
て、ブレークポインタレジスター１２のみが書込み可能
となる。

なお、入力されるアドレスのビット数はプレークデイン
トレジスター１１〜１１ｎの数できまる。

ブレークポイントレジスター１１〜１１ｎブレークポイ
ントのアドレスを記憶するレジスタである。

本実施例ではＡ（ＩＰ−ＡＩＯの１１　ｂｉｔのアドレ
スが入力されるので１ｌｂｉｔのレジスタであり、ブレ
ークポイントの設定数と同じ個数設けられる。

ＯＵＴ　Ｈ出力であり、ＲＤがＲ１”で読出し、ＷＲが
“１”で書込み可能となる。また、ブレークポイント社
データバス７を介して書込まれる。尚、本実施例ではデ
ータバス７が８ｂｉｔのパスであるため、一度Ｋ１１ｂ
ｉｔのブレークポイントアドレスを設定できない。そこ
で、アドレスＡｏ　ｔ”使って切換えを行ナイ、上位８
ｂｌｔ、下位３　ｂｔｔ　ｖｆ−２度にわけて設定して
いる。またブレークポイントレジスタは必らずしもｔ　
ｉ　ｂｔｔのレジスタでなくてもよい。例えば上位５ｂ
ｉｔｔ記憶する様にしてもよい。その場合、下位３ｂｌ
ｔは無視されることになるので、ブレークポイントｌｌ
１８Ｒ毎Ｋ（０゜７．１５．２３・・・・・・）設定さ
れることとなる。またその場合にはブレークポイントの
アドレスは１回でローＰできるので８１Ｌは不要となる
。

−数構出回路１７１〜１７ｎ 外部から入力されるアドレスＡ（１””’Ａｌｅとブレ
ークポイントレジスタ１１１〜１１ｎに設定されたブレ
ークポイントアドレスとを比較し、両者が一致すると一
致検出信号１２．〜１２　を′１＃とする。

Ｄフリラグフロ、グ１６ 一致検出信号１２１〜１２ｆｉの発生に応答して出力Ｑ
ｋ″′１″とし、割込要求信号８を出力する。

また、外部装置からの割込応答信号９に応答してリセツ
トされる。

スリーステートゲート回路１３ ＨＯＭＥとＲＤが共にＲ０”のときに開き、メモリセル
アレイ２から読出されたデータをデータバス７へ転送す
る。また、瞳とＲＤのどちらか１＃のときは閉じて、出
力をハイインビー゛ダンスとする。

以上が本実施例に於ける各ブロックの機能である・次に
１本実施例にかかるＲＯＭの具体的動作について説明す
る。尚、以下の説明では第り図の装置において、第３図
のＲＯＭ　’ｉ使用するものとする。

（ａ）　ブレークポイントの設定 メモリセルアレイ２に記憶されているプログラムの一部
を修正するＫは、あらホじめブレークポイントレジスタ
１１１〜１１ｎにブレークポイントアドレスを設定して
おかなければならない。レジスタ選択回路１０は一種の
デコーダであり、アドレスＡ６〜入１ｏ　（例えばブレ
ークポイントレジスタが８個であればＡ３　＊Ａ１　＊
Ａｔ　）を変えることでブレークポイントレジスタ１１
１〜１１ｎのいずれかを選択する。そしてデータバス７
を介して、ＭＰＵ４側からブレークポイントのアドレス
値を選択したブレークポイントレジスタ１１１〜１１ｎ
へ書込む。本実施例では、アドレスが１１ｂｉｔなので
、まず上位の８ｂ％ｔｌ書込み、ついで、最下位ｂｉｔ
のアドレス−Ａ６　ｔ−かえて、下位３　ｂｉｔを書込
む。以上の様忙して、ブレークポイントの設定がおわっ
た後は、ｉを１”としてブレークポイントレジスタ１０
をディスニーツルしておく。尚、本実施例では、ＭＰＵ
４から、ブレークポイントレジスタ１１に１１ｎの値を
データバス７を介して読み出せる様に構成しである。そ
の場合には、ＲＥＧＥ　、ＷＲを１０”トスル・（ｂ）
　プログラムの読出し メモリセルアレイ２に記憶された、プログラムはＭＰＵ
　４から与えられアドレスＡ、−Ａ！、に応答して、読
出され、スリーステートダート回路１３を介して奎−タ
パス７へ出力される。このときＲＯＭＫは０＃である。

（ｅ）　ブレークＩインドの検出 上述の様にして、プログラムの読出しがおこなわれ、ア
ドレスＡ。ＮＡ　１　Ｇ　が、ブレークＩインドレジス
ター１１〜１１　のいずれかに設定した値と一致すると
、それが−数構出回路で検出され、−数構出信号１２が
発生される。−数構出信号１２が発生されると、Ｄフリ
ップフロップがセットされ、割込要求信号８がＭＰＵ　
４へ送出される。

ＭＰＵ４では、割シ込み要求管受けいれた場合、一般に
次の手順が実行される。

■　割り込み認知信号９を出てＤＦＦ−ｉ１Ｊセットす
ると共に、ＲＯＭＥ　ｔ″１＃としてＲＯＭからのデー
タの読出を禁止する。

■　スタック・Ｉインタ（ＳＰ）’に更新する。

（一部分のアドレスを引く） ■　プログラム・カウンタ（ｐｃ）’６ｓｐの示すアド
レスへ書き込む。（ＰＣは、次の命令のアドレスを保持
） ■　どの場所へ制御を移すかを決定する。（ここでは外
部メモリ５） ■　その場所のアドレスをＰＣにセットする。

尚、各順が逆の場合がある。各機種で異なる。

また、割り込み許可フラグが操作されるが、ここでは重
要でないので触れない。

また、割）込みプログラムからの復帰はＣＰＵがそのた
めの命令を実行することによりて行なわれる。それは、
次の様な動作をする・ ■　ＳＰの示すアドレスの内容をＰＣにセットする。

■　ＳＰを更新する。（一部分のアドレスを加える） ■　石茄百を６０”としてＲＯＭ　１のプログラムへ戻
る。

ＳＰの示すアドレスには、常に最も近い過去の戻シアド
レスが書き込まれている。したがって、この動作によっ
て、最も近い過去のプログラムに復帰することができる
。

もし、戻りアドレスを変更したい場合例えば第２図のよ
うな場合には、戻シ命令を実行する以前にＳＰの示すア
ドレスの内容を書き換えればよい。

例えば、次のようなプログラムでよい。

ＡＤＩ　（ＳＰ）、＋２σｏ；ｓｐの示すアドレス（ｉ
ｏｏｏ）の内容 に２００１に加える。

ＩＲＦｉ：Ｔ　；戻り命令 これで、戻シ先０２００語の命令が無視されることにな
る。尚、上述の動作で割込認知信号が必要なのは、ＭＰ
Ｕ４に対して単に割込要求信号を出しても、ＭＰＵ４は
それまでの処理ふら、すぐに割込みに応答できないから
である。また割込み認知信号によってＤ−ＦＦがリセッ
トされるので、次のブレークポイント検出にそなえるこ
とになる。

以上、説明した実施例は、プログラムを書込んだあと、
それを変更することが不可能なマスクＲＯＭに適用して
きわめて有効であるが、一部分だけのデータの書換えが
できない紫外線消去型のｌＰＲＯＭへも適用できる。ま
た、上記実施例は、ＭＰＵ　４の外部に接続されるＲＯ
Ｍに関するものであるが、ワンチッグマイクログロセサ
内に内蔵されるＲＯＭにも適用することができる。

（ｆ）　発明の効果 以上に述べたように本発明によれば、ＲＯＭに不具合箇
所が発見した場合他のメモリ全弁して実質的にその不具
合箇所を修正、又は変更することができ、又、ＲＯＭの
メモリ内容に対して機能を付加させることができる。こ
のような場合でありても、ＲＯＭはその−ｉｔ使用する
ので、すでに実績のあるソフトウェアはそのまま使用で
き新たはＲＯＭに交換することＫよる再調整、及びその
ため時間を必要。とじないという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例としての回路図、第２図は本
発明の動作を示す図、 第３図は本発明の実施例としてのより具体的な回路図、
である。 第１同　第２面 ｌ ＲＯＭ　外部メモリ

Claims (1)

【特許請求の範囲】
1. １、読出専用メモリセルアレイと、ブレークポイントを
   設定するためのレジスタと、該メモリセルアレイをアク
   セスするために供給されるアドレスと該レジスタに設定
   された値とを比較し、・両者の一致を検出する一致検出
   回路とを具備し、該アドレスと該レジスタに設定された
   値との一致に応答して一致検出信号が出力される様にし
   たことを特徴とする半導体記憶装置。