JP2858517B2 - コンピュータシステム及び同システムにおいてアドレス指定可能な拡張された記憶装置を与える方法 - Google Patents
コンピュータシステム及び同システムにおいてアドレス指定可能な拡張された記憶装置を与える方法Info
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- JP2858517B2 JP2858517B2 JP5035366A JP3536693A JP2858517B2 JP 2858517 B2 JP2858517 B2 JP 2858517B2 JP 5035366 A JP5035366 A JP 5035366A JP 3536693 A JP3536693 A JP 3536693A JP 2858517 B2 JP2858517 B2 JP 2858517B2
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Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ内の
中央処理装置(CPU)の操作、更に詳しくはコンピュータ
機能を制御するためのCPUに関連したアドレスセグメン
トの割当てに関する。更に本発明はパーソナル・コンピ
ュータ・システム中のマルチMB(メガバイト)のシステム
記憶装置と関連づけられたINTEL社のある種のマイクロ
プロセッサチップを使用したCPUの制御機能用のアドレ
スセグメントの割当てに関する。
中央処理装置(CPU)の操作、更に詳しくはコンピュータ
機能を制御するためのCPUに関連したアドレスセグメン
トの割当てに関する。更に本発明はパーソナル・コンピ
ュータ・システム中のマルチMB(メガバイト)のシステム
記憶装置と関連づけられたINTEL社のある種のマイクロ
プロセッサチップを使用したCPUの制御機能用のアドレ
スセグメントの割当てに関する。
【０００２】
【従来の技術】一般にパーソナル・コンピュータ・シス
テム、特にIBMのパーソナルコンピュータは現代の最新
社会の多くの分野で使用されコンピュータの能力を発揮
している。パーソナル・コンピュータ・システムは通常
デスクトップ型、床置き型又は携帯用として定義づける
ことができるが、単一のシステムプロセッサ及びそれと
関連する揮発性又は不揮発性の記憶装置、ディスプレイ
モニタ、キーボード、1基以上のディスケットドライ
ブ、固定ディスク記憶装置及び光学式プリンタより成っ
ている。これらのシステムの顕著な特性はこれらの構成
部品を電気的に相互に連結するためにマザーボード又は
システムプレーナを使用していることである。これらの
システムは主として各個のユーザがそれぞれの計算能力
を得られるように設計され、また個人が購入したり小業
務向けのために低価格となっている。斯かるパーソナル
コンピュータの例には、IBMのパーソナルコンピュータA
T型及びIBMのパーソナルコンピュータ/2の機種25，30，
L40SX，50，55，65，70，80，90，及び95がある。
テム、特にIBMのパーソナルコンピュータは現代の最新
社会の多くの分野で使用されコンピュータの能力を発揮
している。パーソナル・コンピュータ・システムは通常
デスクトップ型、床置き型又は携帯用として定義づける
ことができるが、単一のシステムプロセッサ及びそれと
関連する揮発性又は不揮発性の記憶装置、ディスプレイ
モニタ、キーボード、1基以上のディスケットドライ
ブ、固定ディスク記憶装置及び光学式プリンタより成っ
ている。これらのシステムの顕著な特性はこれらの構成
部品を電気的に相互に連結するためにマザーボード又は
システムプレーナを使用していることである。これらの
システムは主として各個のユーザがそれぞれの計算能力
を得られるように設計され、また個人が購入したり小業
務向けのために低価格となっている。斯かるパーソナル
コンピュータの例には、IBMのパーソナルコンピュータA
T型及びIBMのパーソナルコンピュータ/2の機種25，30，
L40SX，50，55，65，70，80，90，及び95がある。
【０００３】これらのシステムは2つの一般系列に分類
することができる。第1の系列は通常第I系列型と呼ば
れ、IBMのパーソナルコンピュータAT型その他の類似の
機械が列に挙げられるバスアーキテクチャを使用してい
る。第2の系列は第II系列型と呼ばれ、IBMのパーソナル
システム/2の機種50〜95が例に挙げられ、IBMのマイク
ロチャネル・バスアーキテクチャを使用している。第I
系列の代表的な機種は広く使用されているINTEL社のマ
イクロプロセッサ8088又は8086をシステムプロセッサと
して使用している。これらのプロセッサは1MBの記憶装
置のアドレスを指定する能力を持っている。第II系列の
代表的な機種は低速マイクロプロセッサINTEL 8086をエ
ミュレートするための実モードで又はアドレス指定範囲
を1MBから16MB又は更に機種によっては4ギガバイトまで
拡張する記憶保護モードで作動可能な高速マイクロプロ
セッサINTEL 80286，80386及び80486を使用している。
することができる。第1の系列は通常第I系列型と呼ば
れ、IBMのパーソナルコンピュータAT型その他の類似の
機械が列に挙げられるバスアーキテクチャを使用してい
る。第2の系列は第II系列型と呼ばれ、IBMのパーソナル
システム/2の機種50〜95が例に挙げられ、IBMのマイク
ロチャネル・バスアーキテクチャを使用している。第I
系列の代表的な機種は広く使用されているINTEL社のマ
イクロプロセッサ8088又は8086をシステムプロセッサと
して使用している。これらのプロセッサは1MBの記憶装
置のアドレスを指定する能力を持っている。第II系列の
代表的な機種は低速マイクロプロセッサINTEL 8086をエ
ミュレートするための実モードで又はアドレス指定範囲
を1MBから16MB又は更に機種によっては4ギガバイトまで
拡張する記憶保護モードで作動可能な高速マイクロプロ
セッサINTEL 80286，80386及び80486を使用している。
【０００４】
【発明が解決しようとする課題】マイクロプロセッサ80
286、80386及び80486を使用してコンピュータを開発す
る場合に、新しいコンピュータシステム用にしばしば必
要とされる1つの設計上の考慮点はプログラムを変更す
ることなく利用可能な例えば第I系列型のコンピュータ
の様な記憶要領の少ないコンピュータ用の、またそのコ
ンピュータで作動するソフトウェアプログラムを新しい
システムが使用できるようにする点にある。これはしば
しば後退互換性(backward compatibility)と呼ばれる。
マイクロプロセッサ80286、80386及び80486は実モード
においてこれらを動作させることによって上記の設計上
の考慮点に順応している。
286、80386及び80486を使用してコンピュータを開発す
る場合に、新しいコンピュータシステム用にしばしば必
要とされる1つの設計上の考慮点はプログラムを変更す
ることなく利用可能な例えば第I系列型のコンピュータ
の様な記憶要領の少ないコンピュータ用の、またそのコ
ンピュータで作動するソフトウェアプログラムを新しい
システムが使用できるようにする点にある。これはしば
しば後退互換性(backward compatibility)と呼ばれる。
マイクロプロセッサ80286、80386及び80486は実モード
においてこれらを動作させることによって上記の設計上
の考慮点に順応している。
【０００５】後退互換性が設計上の制約であるときに
は、その後退互換性を確実に得るためには、新しいコン
ピュータシステムの設計に取り入れなければならない多
くの事項がある。この様な要件の1つはコンピュータの
操作を制御するある種の機能の記憶ロケーションのアド
レスを維持することである。例えば、8086系統からのチ
ップを使用し、またダイナミック・ランダムアクセス記
憶装置(DRAM)の形の1MBのシステム記憶装置を連結せし
めているIBMのパーソナルコンピュータに対しては、従
来の設計では読取専用記憶装置BIOS入出力(ROM BIOS)
チップからの情報用に確保される様に最後の128KBの記
憶アドレス(即ちアドレス0F0000からアドレス0EFFFFま
で)が指定されている。(注：現在の用途においては、ア
ドレス記憶ロケーションはすべて16進法で与えられ
る。)BIOS機能はROMチップ内で標準的にハードコード化
されており、システム記憶装置内にアドレスロケーショ
ンを指定される。マイクロプロセッサはROMチップから
直接BIOS命令を読取るが、更に一般的にはこのBIOSコー
ドがROMチップからシステム記憶装置内に書込まれる。
システム記憶装置のDRAMはROMチップよりも可成り高速
である。DRAMはコンピュータがターンオンされるごとに
初期化されなければならず、コンピュータがターンオフ
されるとDRAMは情報を保持するようには構成されていな
いので、これらのコンピュータの操作に関するプログラ
ムはROMチップ等の主回路基板上のハードコード又は不
揮発性の記憶装置中に保持され、またコンピュータがタ
ーンオンされると実行用に揮発性記憶装置にフェッチさ
れる。その他のプログラム又はデータはハードディスク
又はフロッピーディスクに記憶することができる。
は、その後退互換性を確実に得るためには、新しいコン
ピュータシステムの設計に取り入れなければならない多
くの事項がある。この様な要件の1つはコンピュータの
操作を制御するある種の機能の記憶ロケーションのアド
レスを維持することである。例えば、8086系統からのチ
ップを使用し、またダイナミック・ランダムアクセス記
憶装置(DRAM)の形の1MBのシステム記憶装置を連結せし
めているIBMのパーソナルコンピュータに対しては、従
来の設計では読取専用記憶装置BIOS入出力(ROM BIOS)
チップからの情報用に確保される様に最後の128KBの記
憶アドレス(即ちアドレス0F0000からアドレス0EFFFFま
で)が指定されている。(注：現在の用途においては、ア
ドレス記憶ロケーションはすべて16進法で与えられ
る。)BIOS機能はROMチップ内で標準的にハードコード化
されており、システム記憶装置内にアドレスロケーショ
ンを指定される。マイクロプロセッサはROMチップから
直接BIOS命令を読取るが、更に一般的にはこのBIOSコー
ドがROMチップからシステム記憶装置内に書込まれる。
システム記憶装置のDRAMはROMチップよりも可成り高速
である。DRAMはコンピュータがターンオンされるごとに
初期化されなければならず、コンピュータがターンオフ
されるとDRAMは情報を保持するようには構成されていな
いので、これらのコンピュータの操作に関するプログラ
ムはROMチップ等の主回路基板上のハードコード又は不
揮発性の記憶装置中に保持され、またコンピュータがタ
ーンオンされると実行用に揮発性記憶装置にフェッチさ
れる。その他のプログラム又はデータはハードディスク
又はフロッピーディスクに記憶することができる。
【０００６】1MB記録装置を有するコンピュータシステ
ム用に書かれたプログラムの中には、BIOSコードが位置
指定されている記憶装置内の特定の既知のアドレスロケ
ーションへBIOSコールを出すプログラムがあるので、シ
ステム記憶装置内の最後の128KB記憶アドレスの記憶範
囲はBIOS機能及びその他のコンピュータシステムの関連
作動機能用に確保される。このことはこれらのアドレス
がその他の記憶機能用の記憶装置としては使用できない
ことを意味している。更に、プロセッサが初期化される
と、この範囲内のアドレスに呼出しが行なわれ、電源オ
ン自己試験が実行される。この試験は上記の記憶アドレ
ス範囲内の情報のROMチップからの直接の又はDRAMシス
テム記憶装置からの復合化を必要とする。
ム用に書かれたプログラムの中には、BIOSコードが位置
指定されている記憶装置内の特定の既知のアドレスロケ
ーションへBIOSコールを出すプログラムがあるので、シ
ステム記憶装置内の最後の128KB記憶アドレスの記憶範
囲はBIOS機能及びその他のコンピュータシステムの関連
作動機能用に確保される。このことはこれらのアドレス
がその他の記憶機能用の記憶装置としては使用できない
ことを意味している。更に、プロセッサが初期化される
と、この範囲内のアドレスに呼出しが行なわれ、電源オ
ン自己試験が実行される。この試験は上記の記憶アドレ
ス範囲内の情報のROMチップからの直接の又はDRAMシス
テム記憶装置からの復合化を必要とする。
【０００７】CPUが1MBの記憶装置のみを利用可能である
場合には、BIOSへの第1のコード呼出しコールがシステ
ム記憶装置の最後の16バイトに行なわれる。しかし、IN
TELマイクロプロセッサ、例えば80286，80386，80486系
列等の2MB以上のシステム記憶装置を有するマイクロプ
ロセッサを利用する場合には、プロセッサが初期化され
ると、コードフェッチがシステム記憶装置全体の最後の
16バイトのアドレスに対して行なわれる。従来は、呼出
しがアドレス可能なシステム記憶装置全体の最後の16バ
イトアドレスに出されていたので、記憶装置の最後の12
8KB(キロバイト)分、即ち16MBのシステム記憶装置中の
アドレスFE0000からFFFFFFまで(記憶装置のこの部分の
サイズは記憶装置中の最初の1MBの部分の128KBに対応す
る)がBIOS命令用に確保される。しかし、最初のBIOS命
令のフェッチは最初の1MBマップ構成中に記憶されてい
るBIOS内のロケーションへの飛越し命令である。電源オ
ン自己試験はアドレスの中の最初の1MB部分の終わりの
アドレスロケーションから実行される。この様にそれぞ
れ記憶容量128KBの2つの別々の部分が確保され、システ
ム記憶装置用には利用出来ない。
場合には、BIOSへの第1のコード呼出しコールがシステ
ム記憶装置の最後の16バイトに行なわれる。しかし、IN
TELマイクロプロセッサ、例えば80286，80386，80486系
列等の2MB以上のシステム記憶装置を有するマイクロプ
ロセッサを利用する場合には、プロセッサが初期化され
ると、コードフェッチがシステム記憶装置全体の最後の
16バイトのアドレスに対して行なわれる。従来は、呼出
しがアドレス可能なシステム記憶装置全体の最後の16バ
イトアドレスに出されていたので、記憶装置の最後の12
8KB(キロバイト)分、即ち16MBのシステム記憶装置中の
アドレスFE0000からFFFFFFまで(記憶装置のこの部分の
サイズは記憶装置中の最初の1MBの部分の128KBに対応す
る)がBIOS命令用に確保される。しかし、最初のBIOS命
令のフェッチは最初の1MBマップ構成中に記憶されてい
るBIOS内のロケーションへの飛越し命令である。電源オ
ン自己試験はアドレスの中の最初の1MB部分の終わりの
アドレスロケーションから実行される。この様にそれぞ
れ記憶容量128KBの2つの別々の部分が確保され、システ
ム記憶装置用には利用出来ない。
【０００８】
【課題を解決するための手段及び作用】本発明に依れ
ば、マイクロプロセッサ系列80286，80386，80486中の
マイクロプロセッサを用い、2MB以上の記憶装置を有す
るコンピュータシステムにおいては、システム記憶装置
の最初の1MBアドレス部中の最後の128KBのアドレス記憶
域がシステムBIOS用に確保され、記憶装置全体のアドレ
ス範囲内の最後の1024バイトがそのシステムBIOSから初
期命令フェッチ用に確保され、且つまた記憶装置のアド
レス範囲の最後の1024バイトのアドレスに先行するシス
テム記憶装置の約127KBのアドレス部は確保されずにシ
ステム記憶装置用に利用可能となる。
ば、マイクロプロセッサ系列80286，80386，80486中の
マイクロプロセッサを用い、2MB以上の記憶装置を有す
るコンピュータシステムにおいては、システム記憶装置
の最初の1MBアドレス部中の最後の128KBのアドレス記憶
域がシステムBIOS用に確保され、記憶装置全体のアドレ
ス範囲内の最後の1024バイトがそのシステムBIOSから初
期命令フェッチ用に確保され、且つまた記憶装置のアド
レス範囲の最後の1024バイトのアドレスに先行するシス
テム記憶装置の約127KBのアドレス部は確保されずにシ
ステム記憶装置用に利用可能となる。
【０００９】
【実施例】図面を参照し、本発明の図1についてみる
と、パーソナルコンピュータ中に使用される種類のCPU
及びそれに関連したシステム記憶装置の高水準のブロッ
ク図が示されている。CPU即ちマイクロプロセッサ10は
好ましい実施例においてはINTEL 80386SXマイクロプロ
セッサである。しかし、このマイクロプロセッサはマル
チMBのシステム記憶装置により作動可能なマイクロプロ
セッサ、例えばINTEL社の製造する80286，80386又は804
86系統のマイクロプロセッサの1種であることができ
る。
と、パーソナルコンピュータ中に使用される種類のCPU
及びそれに関連したシステム記憶装置の高水準のブロッ
ク図が示されている。CPU即ちマイクロプロセッサ10は
好ましい実施例においてはINTEL 80386SXマイクロプロ
セッサである。しかし、このマイクロプロセッサはマル
チMBのシステム記憶装置により作動可能なマイクロプロ
セッサ、例えばINTEL社の製造する80286，80386又は804
86系統のマイクロプロセッサの1種であることができ
る。
【００１０】マイクロプロセッサ(CPU) 10がバスインタ
フェースチップ12に接続され、チップ12は順次このCPU
10とバスチャネルとの間をインタフェースする。バスチ
ャネル14はIBMのマイクロチャネル・バスでよい。CPU 1
0とバスインタフェースチップ12は共に受信チップ16を
通ってシステム記憶装置18に接続されている。受信チッ
プは従来の緩衝記憶装置、例えばテキサス・インスツル
メンツ社製のチップNO.74LS245である。ROMメモリチッ
プ20はシステム記憶装置18及び受信チップ16の両方に接
続されている。ROMチップ20中には、BIOS命令及びそれ
に関連した公知の操作命令が含まれている。通常システ
ム記憶装置18では、BIOS命令用に128KBのアドレス指定
可能なシステム記憶域がシステム記憶装置の最初の1MB
の最後の128KBに割当てられる。バスインタフェースチ
ップ12及び受信チップ16の制御下でのCPUと記憶装置の
作動は従来通りであって当業者に公知である。
フェースチップ12に接続され、チップ12は順次このCPU
10とバスチャネルとの間をインタフェースする。バスチ
ャネル14はIBMのマイクロチャネル・バスでよい。CPU 1
0とバスインタフェースチップ12は共に受信チップ16を
通ってシステム記憶装置18に接続されている。受信チッ
プは従来の緩衝記憶装置、例えばテキサス・インスツル
メンツ社製のチップNO.74LS245である。ROMメモリチッ
プ20はシステム記憶装置18及び受信チップ16の両方に接
続されている。ROMチップ20中には、BIOS命令及びそれ
に関連した公知の操作命令が含まれている。通常システ
ム記憶装置18では、BIOS命令用に128KBのアドレス指定
可能なシステム記憶域がシステム記憶装置の最初の1MB
の最後の128KBに割当てられる。バスインタフェースチ
ップ12及び受信チップ16の制御下でのCPUと記憶装置の
作動は従来通りであって当業者に公知である。
【００１１】コンピュータシステムがターンオンされ、
事象が正常に進行している場合において、CPU 10はフェ
ッチ命令サイクルをバスインタフェースチップ12に送信
する。バスインタフェースチップ12はROM 20にアクセス
しデータをCPU 10に供給し、CPU 10はこのROMチップ20
から受取ったデータに基づいて実行サイクルを継続す
る。最初の命令フェッチはアドレス指定可能なシステム
記憶空間の最後の16バイトに位置指定される。通常この
最初の命令は必要なPOST(電源オン自己試験)の実施を開
始するための最初の1MBの記憶域内のBIOS機能の範囲内
の他のアドレスへのジャンプ命令である。
事象が正常に進行している場合において、CPU 10はフェ
ッチ命令サイクルをバスインタフェースチップ12に送信
する。バスインタフェースチップ12はROM 20にアクセス
しデータをCPU 10に供給し、CPU 10はこのROMチップ20
から受取ったデータに基づいて実行サイクルを継続す
る。最初の命令フェッチはアドレス指定可能なシステム
記憶空間の最後の16バイトに位置指定される。通常この
最初の命令は必要なPOST(電源オン自己試験)の実施を開
始するための最初の1MBの記憶域内のBIOS機能の範囲内
の他のアドレスへのジャンプ命令である。
【００１２】図2に従来の16MBのDRAMシステム記憶装置
の一般的な方法での記憶域アドレスマッピングを示す。
これから判るように、記憶域アドレスは16メガビットの
システム記憶装置を構成するアドレス0000からFFFFFま
でに及んでいる。前に示した様に、これらの1MBのシス
テム記憶域のみが利用可能である様なコンピュータで
は、その1MBの最後の128KBがROMチップ20から読込まれ
るBIOS用に確保される。この記憶域はROMチップ20に記
憶された命令の実行に応じてシステムにより確保され
る。バスインタフェースチップ12により、確保されてい
るシステム記憶域の最後の128KB中への検証可能なメモ
リ試験パターンのBIOSによる書込みが禁止され、従って
またこの記憶域はシステム記憶装置としての使用に利用
不可であり、記憶装置アドレスシステムが確保される。
それ故にいかなる実行プログラムも確保されたアドレス
への書込みを禁止される。
の一般的な方法での記憶域アドレスマッピングを示す。
これから判るように、記憶域アドレスは16メガビットの
システム記憶装置を構成するアドレス0000からFFFFFま
でに及んでいる。前に示した様に、これらの1MBのシス
テム記憶域のみが利用可能である様なコンピュータで
は、その1MBの最後の128KBがROMチップ20から読込まれ
るBIOS用に確保される。この記憶域はROMチップ20に記
憶された命令の実行に応じてシステムにより確保され
る。バスインタフェースチップ12により、確保されてい
るシステム記憶域の最後の128KB中への検証可能なメモ
リ試験パターンのBIOSによる書込みが禁止され、従って
またこの記憶域はシステム記憶装置としての使用に利用
不可であり、記憶装置アドレスシステムが確保される。
それ故にいかなる実行プログラムも確保されたアドレス
への書込みを禁止される。
【００１３】後退互換性を維持するために、この同一の
128KBの記憶域アドレスが16MB記憶装置18内のアドレス0
E0000から0FFFFF中に確保され、その結果システム記憶
域の最初の1MB部分の最後の128KBを構成する。従って初
期化を行なうと、BIOS機能によりこれらのアドレスロケ
ーションが確保され、その結果これらの記憶ロケーショ
ンはシステム記憶用に利用出来ない。
128KBの記憶域アドレスが16MB記憶装置18内のアドレス0
E0000から0FFFFF中に確保され、その結果システム記憶
域の最初の1MB部分の最後の128KBを構成する。従って初
期化を行なうと、BIOS機能によりこれらのアドレスロケ
ーションが確保され、その結果これらの記憶ロケーショ
ンはシステム記憶用に利用出来ない。
【００１４】更に、上述の様に、INTEL 80386SX CPU 1
0は初期化されるとアドレス記憶ロケーションFFFFF0か
らFFFFFFの第16番目のMBの記憶域の最終端での最後の16
バイトの記憶域への命令フェッチサイクルを自動的に実
行する。このアドレスは初期化による最初のアドレス読
取りとしてCPUによって生成される。従ってこのアドレ
スもまたこのBIOS機能用に確保されなければならない。
前述の様にこれまでROM用に16MBの最後の128KBの全体を
確保することが行なわれてきた。しかし実際には、アド
レススペースの最後の16バイトのみが最初のコードフェ
ッチ命令用に使用される。それ故に理論的には、最後の
16バイトに先行する128KBのすべてがシステム記憶域と
して使用するために解放されることができる。しかし記
憶ロケーションは一般に現在利用可能なソフトウェアに
より1024バイトの区域で割当てられるので、最終的には
1024バイトの記憶域、即ちアドレスFFFC00からFFFFFFま
でがBIOSコード用に確保され、また最後の1024バイトに
先行するFE0000からFFFC00までの約127KBの範囲がシス
テム記憶域として利用可能となる。
0は初期化されるとアドレス記憶ロケーションFFFFF0か
らFFFFFFの第16番目のMBの記憶域の最終端での最後の16
バイトの記憶域への命令フェッチサイクルを自動的に実
行する。このアドレスは初期化による最初のアドレス読
取りとしてCPUによって生成される。従ってこのアドレ
スもまたこのBIOS機能用に確保されなければならない。
前述の様にこれまでROM用に16MBの最後の128KBの全体を
確保することが行なわれてきた。しかし実際には、アド
レススペースの最後の16バイトのみが最初のコードフェ
ッチ命令用に使用される。それ故に理論的には、最後の
16バイトに先行する128KBのすべてがシステム記憶域と
して使用するために解放されることができる。しかし記
憶ロケーションは一般に現在利用可能なソフトウェアに
より1024バイトの区域で割当てられるので、最終的には
1024バイトの記憶域、即ちアドレスFFFC00からFFFFFFま
でがBIOSコード用に確保され、また最後の1024バイトに
先行するFE0000からFFFC00までの約127KBの範囲がシス
テム記憶域として利用可能となる。
【００１５】この様に、本発明に依れば記憶域の最後の
1024バイトしか最初の命令フェッチ用に確保する必要は
ない。しかし、上に説明した様に、マルチMB範囲の最終
128KBのすべてと、最初の1MBの記憶域中の最終の128KB
が従来のBIOSのプログラミングで確保されている。従っ
てシステム記憶域の最終の1024バイトのみを確保するた
めには、電源オン自己試験の実施を制御することが必要
となる。これはバスインタフェースチップ12の指定され
たポート22中にフラグビットを設定するとによって行な
われる。ポート22は実際にはバスインタフェースチップ
内に含まれるレジスタであって、最終の128KBの記憶域
の全体を現在のシステムに於いて従来の様に確保すべき
であるか、又は最後の1024バイトのみを確保して残りの
FE0000からFFFC00までの約127KBをシステム記憶域用に
利用するためにバスインタフェースチップ12を解放して
おくかどうかをマイクロプロセッサ10に発信する。これ
は図3に図示されているが、同図においてチップ12のポ
ート22が0から7までのビット指定によって示されてい
る。ビット指定1は任意に選ばれ、論理1に設定されると
約127KBが解放されてシステム記憶域として使用され、
また論理0に設定されると、最終の128KBの全部が従来か
らの方法で確保される。これはプログラムの実行中にこ
の127KBにマイクロプロセッサの書込みを行わせるか又
は書込みを禁止することによって行なわれる。
1024バイトしか最初の命令フェッチ用に確保する必要は
ない。しかし、上に説明した様に、マルチMB範囲の最終
128KBのすべてと、最初の1MBの記憶域中の最終の128KB
が従来のBIOSのプログラミングで確保されている。従っ
てシステム記憶域の最終の1024バイトのみを確保するた
めには、電源オン自己試験の実施を制御することが必要
となる。これはバスインタフェースチップ12の指定され
たポート22中にフラグビットを設定するとによって行な
われる。ポート22は実際にはバスインタフェースチップ
内に含まれるレジスタであって、最終の128KBの記憶域
の全体を現在のシステムに於いて従来の様に確保すべき
であるか、又は最後の1024バイトのみを確保して残りの
FE0000からFFFC00までの約127KBをシステム記憶域用に
利用するためにバスインタフェースチップ12を解放して
おくかどうかをマイクロプロセッサ10に発信する。これ
は図3に図示されているが、同図においてチップ12のポ
ート22が0から7までのビット指定によって示されてい
る。ビット指定1は任意に選ばれ、論理1に設定されると
約127KBが解放されてシステム記憶域として使用され、
また論理0に設定されると、最終の128KBの全部が従来か
らの方法で確保される。これはプログラムの実行中にこ
の127KBにマイクロプロセッサの書込みを行わせるか又
は書込みを禁止することによって行なわれる。
【００１６】本発明はマイクロプロセッサを16MBの記憶
装置と接続して使用した場合について説明してきたが、
マルチMBのシステム記憶装置を有する80286，80386，80
486系列のマイクロプロセッサのCPUを使用するマルチMB
のメモリシステム中で使用することができる。必要とさ
れるすべてのことは最初の1MBの記憶域の末端部の128KB
のシステム記憶域と共に何からの最小の最終メモリセグ
メントを確保しなければならないことである。
装置と接続して使用した場合について説明してきたが、
マルチMBのシステム記憶装置を有する80286，80386，80
486系列のマイクロプロセッサのCPUを使用するマルチMB
のメモリシステム中で使用することができる。必要とさ
れるすべてのことは最初の1MBの記憶域の末端部の128KB
のシステム記憶域と共に何からの最小の最終メモリセグ
メントを確保しなければならないことである。
【００１７】本発明の数種の実施例について説明した
が、特許請求の範囲に記載した本発明の範囲から逸脱す
ることなく種々の適合及び変更を行なうことができる。
が、特許請求の範囲に記載した本発明の範囲から逸脱す
ることなく種々の適合及び変更を行なうことができる。
【図１】INTELマイクロプロセッサ80386SXを利用したパ
ーソナルコンピュータのCPU及びシステム記憶装置の高
水準ブロック図である。
ーソナルコンピュータのCPU及びシステム記憶装置の高
水準ブロック図である。
【図２】図1の16MBのダイナミックRAMシステム記憶装置
の記憶アドレスマップのブロック図である。
の記憶アドレスマップのブロック図である。
【図３】最後の1024バイトの記憶域に先行する127KBの
記憶アドレスロケーション内での一般的な記憶を行なわ
しめるか又は記憶を禁止するためのバスインタフェース
マップのポート構成図である。
記憶アドレスロケーション内での一般的な記憶を行なわ
しめるか又は記憶を禁止するためのバスインタフェース
マップのポート構成図である。
10 CPU(マイクロプロセッサ) 12 バスインタフェースチップ 14 バスチャネル 16 受信チップ 18 システム記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミッチェル、エリック、メドフォード アメリカ合衆国フロリダ州、デルレイ、 ビーチ、エヌ、ダブリュ、ナインス、ス トリート、3876 (72)発明者 エスマイル、タシャコリ アメリカ合衆国フロリダ州、デルレイ、 ビーチ、ナンバー、102、エスダブリュ、 トウェンティーセカンド、アベニュ、 2935 (56)参考文献 特開 平３−139720（ＪＰ，Ａ) Ｔｈｅ ＢＡＳＩＣ、90［11 ］（1990）技術評論社、ｐ４−23 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 - 12/06
Claims (5)
- 【請求項１】1MB記憶装置アドレス指定能力を有するプ
ロセッサをエミュレートする実モード及びマルチMB記憶
装置アドレス指定可能な拡張記憶保護モードで選択的に
作動可能なマイクロプロセッサを有し、システム電源オ
ン自己試験を含む動作命令を読取り専用メモリ内のシス
テムBIOS内に有し且つ少なくとも1つのコードフェッチ
命令を有し、マルチMBのアドレス指定可能なシステム記
憶装置を具備するコンピュータシステムにおいて、 前記システム記憶装置の最初の1MB部分の最後の128KBに
おかれた128KB部分をBIOS用に確保し、実行中のプログ
ラムが前記最初の1MB部分の前記最後の128KBのシステム
記憶装置ロケーションにアドレス指定するのを禁止する
第1手段と、 前記システム記憶装置のマルチMB領域全体の最後の128K
Bのうちの小アドレス領域を前記コードフェッチ命令用
に確保し、実行中のプログラムが最後の128KBアドレス
領域の前記小アドレス領域にアドレス指定するのを禁止
し、前記最後の128KB領域の前記小アドレス領域の直前
の大アドレス領域へのデータの記憶を許容する第2手段
と、 前記第1手段により前記システム記憶装置の最後の128KB
の領域全体へのアドレス指定を禁止するか又は前記第2
手段により実行中のプログラムによる前記記憶装置アド
レスの前記最後の128KB領域の前記小アドレス領域のみ
へのアドレス指定を禁止するかを選択する第3手段と、 を含むことを特徴とするコンピュータシステム。 - 【請求項２】前記システム記憶装置が16MBの記憶装置で
あることを特徴とする請求項1記載のコンピュータシス
テム。 - 【請求項３】前記アドレス領域の前記小アドレス領域は
記憶装置の最後の1024バイトであることを特徴とする請
求項1記載のコンピュータシステム。 - 【請求項４】前記選択的に禁止する手段は前記マイクロ
プロセッサによって読取られるべく配置されたフラグビ
ットを含むことを特徴とする請求項1記載のコンピュー
タシステム。 - 【請求項５】1MB記憶装置アドレス指定能力を有するプ
ロセッサをエミュレートする実モード及びマルチMB記憶
装置アドレス指定可能な拡張記憶保護モードで選択的に
動作可能なマイクロプロセッサを有するコンピュータシ
ステムにおいて前記マルチMB内にアドレス指定可能な拡
張された記憶装置を与える方法であって、 前記コンピュータシステムはシステム電源オン自己試験
を含む作動命令を読取り専用メモリ内のシステムBIOS内
に有し且つ少なくとも1つのコードフェッチ命令を有
し、マルチMBのアドレス指定可能なシステム記憶装置を
具備し、 前記システム記憶装置の最初の1MB部分の最後の128KBに
おかれたBIOS用に確保され実行中のプログラムが前記第
1のMB部分の前記最後の128KBのシステム記憶装置ロケー
ションにアドレス指定するのを禁止され、 前記方法は、 電源オン自己試験の間、システム記憶装置の最後の128K
B領域を表す128KBのアドレス指定可能な記憶装置を前記
システム記憶装置の第1のMB領域内に確保し、 前記コンピュータシステムの動作中に実行中のプログラ
ムが前記最後の128KBアドレス領域にアドレス指定する
のを禁止する第1ステップと、 電源オン自己試験の間、前記システム記憶装置全体の最
後の128KBアドレス領域の小アドレス領域を前記コード
フェッチ命令用に確保し、前記コンピュータシステムの
動作中に実行中のプログラムが前記小アドレス領域をア
ドレス指定するのを禁止し、実行中のプログラムがマル
チMB記憶装置の最後の128KB領域の前記小アドレス領域
の直前の大アドレス領域にアドレス指定するのを許容す
る第2ステップと、 前記第1ステップ及び前記第2ステップを選択的に実行さ
せる第3ステップと、を含むことを特徴とするアドレス
指定可能な拡張された記憶装置を与える方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87313792A | 1992-04-24 | 1992-04-24 | |
| US873137 | 1992-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689220A JPH0689220A (ja) | 1994-03-29 |
| JP2858517B2 true JP2858517B2 (ja) | 1999-02-17 |
Family
ID=25361040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035366A Expired - Lifetime JP2858517B2 (ja) | 1992-04-24 | 1993-02-24 | コンピュータシステム及び同システムにおいてアドレス指定可能な拡張された記憶装置を与える方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0567237A1 (ja) |
| JP (1) | JP2858517B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001281B1 (ko) * | 1987-04-14 | 1992-02-10 | 가부시기가이샤 도시바 | 정보처리장치 |
| JP3046310B2 (ja) * | 1988-09-13 | 2000-05-29 | 株式会社東芝 | メモリシステム |
| JP3144424B2 (ja) * | 1989-10-26 | 2001-03-12 | 株式会社安川電機 | Ｃｐｕのリスタート回路 |
| US5202994A (en) * | 1990-01-31 | 1993-04-13 | Hewlett-Packard Company | System and method for shadowing and re-mapping reserved memory in a microcomputer |
-
1993
- 1993-02-24 JP JP5035366A patent/JP2858517B2/ja not_active Expired - Lifetime
- 1993-03-29 EP EP93302441A patent/EP0567237A1/en not_active Withdrawn
Non-Patent Citations (1)
| Title |
|---|
| Ｔｈｅ ＢＡＳＩＣ、９０［１１］（１９９０）技術評論社、ｐ４−２３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689220A (ja) | 1994-03-29 |
| EP0567237A1 (en) | 1993-10-27 |
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