JPH0689220A - パーソナルコンピュータシステム及び同システムにおいて使用可能な記憶域のスペースを増加するための方法 - Google Patents
パーソナルコンピュータシステム及び同システムにおいて使用可能な記憶域のスペースを増加するための方法Info
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- JPH0689220A JPH0689220A JP3536693A JP3536693A JPH0689220A JP H0689220 A JPH0689220 A JP H0689220A JP 3536693 A JP3536693 A JP 3536693A JP 3536693 A JP3536693 A JP 3536693A JP H0689220 A JPH0689220 A JP H0689220A
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Abstract
(57)【要約】
【目的】 コンピュータ内に置けるコンピュータ制御の
ためのＣＰＵに関連したアドレスセグメントの割当のた
めの装置と方法に関する。 【構成】 マイクロプロセッサ８０２８６，８０３８
６，または８０４８６系列のマイクロプロセッサを使用
し、且つ複数メガバイトの記憶装置を有するコンピュー
タシステムに於て、そのシステムの最初のメガバイトの
アドレス部中の最後の１２８キロバイトのアドレス記憶
域がＢＩＯＳ（基本入出力システム）用に「確保」され
る。全記憶域のアドレス範囲中の最後の１０２４バイト
が、そのシステムＢＩＯＳからの初期化命令取出し用に
確保される。また記憶アドレス範囲の最後の１０００バ
イトのアドレスに先行するシステム記憶装置の約１２７
キロバイトのアドレス部は確保されずシステム記憶装置
として利用可能である。本発明は好ましくは、また記憶
域の最後の１２８キロバイト全部を選択的に確保するこ
とも対象としている。
ためのＣＰＵに関連したアドレスセグメントの割当のた
めの装置と方法に関する。 【構成】 マイクロプロセッサ８０２８６，８０３８
６，または８０４８６系列のマイクロプロセッサを使用
し、且つ複数メガバイトの記憶装置を有するコンピュー
タシステムに於て、そのシステムの最初のメガバイトの
アドレス部中の最後の１２８キロバイトのアドレス記憶
域がＢＩＯＳ（基本入出力システム）用に「確保」され
る。全記憶域のアドレス範囲中の最後の１０２４バイト
が、そのシステムＢＩＯＳからの初期化命令取出し用に
確保される。また記憶アドレス範囲の最後の１０００バ
イトのアドレスに先行するシステム記憶装置の約１２７
キロバイトのアドレス部は確保されずシステム記憶装置
として利用可能である。本発明は好ましくは、また記憶
域の最後の１２８キロバイト全部を選択的に確保するこ
とも対象としている。
Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ内の
中央処理装置（Central Processor Unit,CPU）の操作、
更に詳しくはコンピュータ機能を制御するためのＣＰＵ
に関連したアドレスセグメントの割当てに関する。更に
本発明の特別な面は、パーソナル・コンピュータ・シス
テム中の複数メガバイトのシステム記憶装置と関連した
Ｉｎｔｅｌ社のある種のマイクロプロセッサチップを使
用したＣＰＵの制御機能用のアドレスセグメントの割当
てに関する。
中央処理装置（Central Processor Unit,CPU）の操作、
更に詳しくはコンピュータ機能を制御するためのＣＰＵ
に関連したアドレスセグメントの割当てに関する。更に
本発明の特別な面は、パーソナル・コンピュータ・シス
テム中の複数メガバイトのシステム記憶装置と関連した
Ｉｎｔｅｌ社のある種のマイクロプロセッサチップを使
用したＣＰＵの制御機能用のアドレスセグメントの割当
てに関する。
【０００２】
【従来の技術】一般にパーソナル・コンピュータ・シス
テム、特にＩＢＭのパーソナルコンピュータは、現代の
最新社会の多くの分野で使用されコンピュータの能力を
発揮している。パーソナル・コンピュータ・システム
は、通常デスクトップ型、床置き型、または携帯用とし
て定義づけることができるが、単一のシステムプロセッ
サおよびそれと関連する揮発性または不揮発性の記憶装
置、ディスプレイモニタ、キーボード、１基以上のディ
スケットドライブ、固定ディスク記憶装置、および光学
式プリンタより成っている。これらのシステムの顕著な
特性は、これらの構成部品を電気的に相互に連結するた
めにマザーボードまたはシステムプレーナを使用してい
ることである。これらのシステムは、主として各個のユ
ーザがそれぞれの計算能力を得られるように設計され、
また個人が購入したり小業務向けのために低価格となっ
ている。斯かるパーソナルコンピュータの例には、ＩＢ
ＭのパーソナルコンピュータＡＴ型およびＩＢＭのパー
ソナルコンピュータ／２の機種２５，３０，Ｌ４０Ｓ
Ｘ，５０，５５，６５，７０，８０，９０，および９５
がある。
テム、特にＩＢＭのパーソナルコンピュータは、現代の
最新社会の多くの分野で使用されコンピュータの能力を
発揮している。パーソナル・コンピュータ・システム
は、通常デスクトップ型、床置き型、または携帯用とし
て定義づけることができるが、単一のシステムプロセッ
サおよびそれと関連する揮発性または不揮発性の記憶装
置、ディスプレイモニタ、キーボード、１基以上のディ
スケットドライブ、固定ディスク記憶装置、および光学
式プリンタより成っている。これらのシステムの顕著な
特性は、これらの構成部品を電気的に相互に連結するた
めにマザーボードまたはシステムプレーナを使用してい
ることである。これらのシステムは、主として各個のユ
ーザがそれぞれの計算能力を得られるように設計され、
また個人が購入したり小業務向けのために低価格となっ
ている。斯かるパーソナルコンピュータの例には、ＩＢ
ＭのパーソナルコンピュータＡＴ型およびＩＢＭのパー
ソナルコンピュータ／２の機種２５，３０，Ｌ４０Ｓ
Ｘ，５０，５５，６５，７０，８０，９０，および９５
がある。
【０００３】これらのシステムは、２つの一般系列に分
類することができる。第１の系列は、通常第Ｉ系列型と
呼ばれ、ＩＢＭのパーソナルコンピュータＡＴ型その他
の類似の機械が列に挙げられるバスアーキテクチャを使
用している。第２の系列は、第II系列型と呼ばれ、ＩＢ
Ｍのパーソナルシストム／２の機種５０〜９５が例に挙
げられ、ＩＢＭのマイクロチャネル・バスアーキテクチ
ャを使用している。第Ｉ系列の代表的な機種は、広く使
用されているＩｎｔｅｌ社のマイクロプロセッサ８０８
８または８０８６をシステムプロセッサとして使用して
いる。これらのプロセッサは１メガバイトの記憶装置の
アドレスを指定する能力を持っている。第II系列の代表
的な機種は、低速マイクロプロセッサＩＮＴＥＬ８０８
６をエミュレートするための実モードで、またはアドレ
ス指定範囲を１メガバイトから１６メガバイトまたは、
または更に機種によっては４ギガバイトまで拡張する記
憶保護モードで、作動可能な高速マイクロプロセッサＩ
ＮＴＥＬ８０２８６，８０３８６および８０４８６を使
用している。
類することができる。第１の系列は、通常第Ｉ系列型と
呼ばれ、ＩＢＭのパーソナルコンピュータＡＴ型その他
の類似の機械が列に挙げられるバスアーキテクチャを使
用している。第２の系列は、第II系列型と呼ばれ、ＩＢ
Ｍのパーソナルシストム／２の機種５０〜９５が例に挙
げられ、ＩＢＭのマイクロチャネル・バスアーキテクチ
ャを使用している。第Ｉ系列の代表的な機種は、広く使
用されているＩｎｔｅｌ社のマイクロプロセッサ８０８
８または８０８６をシステムプロセッサとして使用して
いる。これらのプロセッサは１メガバイトの記憶装置の
アドレスを指定する能力を持っている。第II系列の代表
的な機種は、低速マイクロプロセッサＩＮＴＥＬ８０８
６をエミュレートするための実モードで、またはアドレ
ス指定範囲を１メガバイトから１６メガバイトまたは、
または更に機種によっては４ギガバイトまで拡張する記
憶保護モードで、作動可能な高速マイクロプロセッサＩ
ＮＴＥＬ８０２８６，８０３８６および８０４８６を使
用している。
【０００４】
【発明が解決しようとする課題】マイクロプロセッサ８
０２８６，８０３８６および８０４８６を使用してコン
ピュータを開発する場合に、新しいコンピュータシステ
ム用にしばしば必要とされる１つの設計上の考慮点は、
プログラムを変更することなく、利用可能な例えば第Ｉ
系列型のコンピュータの様な記憶要領の少ないコンピュ
ータ用の、またそのコンピュータで作動するソフトウェ
アプログラムを新しいシステムが使用できるようにする
点にある。これは、しばしば「後退互換性（backward c
ompatibility）」と呼ばれる。マイクロプロセッサ８０
２８６，８０３８６，および８０４８６は実モードに於
てこれらを動作させることによって、上記の設計上の考
慮点に順応している。
０２８６，８０３８６および８０４８６を使用してコン
ピュータを開発する場合に、新しいコンピュータシステ
ム用にしばしば必要とされる１つの設計上の考慮点は、
プログラムを変更することなく、利用可能な例えば第Ｉ
系列型のコンピュータの様な記憶要領の少ないコンピュ
ータ用の、またそのコンピュータで作動するソフトウェ
アプログラムを新しいシステムが使用できるようにする
点にある。これは、しばしば「後退互換性（backward c
ompatibility）」と呼ばれる。マイクロプロセッサ８０
２８６，８０３８６，および８０４８６は実モードに於
てこれらを動作させることによって、上記の設計上の考
慮点に順応している。
【０００５】後退互換性が設計上の制約であるときに
は、その後退互換性を確実に得るためには、新しいコン
ピュータシステムの設計に取り入れなければならない多
くの事項がある。この様な要件の１つは、コンピュータ
の操作を制御するある種の機能の記憶場所のアドレスを
維持することである。例えば、８０８６系統からのチッ
プを使用し、またダイナミック・ランダムアクセス記憶
装置（ＤＲＡＭ）の形の１メガバイトのシステム記憶装
置を連結せしめているＩＢＭのパーソナルコンピュータ
に対しては、従来の設計では読取専用記憶装置ＢＩＯＳ
入出力（ＲＯＭＢＩＯＳ）チップからの情報用に「確
保」される様に最後の１２８キロバイトの記憶アドレス
（即ちアドレスＯＦＯＯＯＯからアドレスＯＥＦＦＦＦ
まで）が指定されている。（注：現在の用途に於ては、
アドレス記憶場所はすべて１６進歩で与えられる。）Ｂ
ＩＯＳ機能はＲＯＭチップ内で標準的にハードコード化
されており、システム記憶装置内にアドレス場所を指定
される。マイクロプロセッサはＲＯＭチップから直接Ｂ
ＩＯＳ命令を読み取るが、しかし更に一般的にはこのＢ
ＩＯＳコードがＲＯＭチップからシステム記憶装置内に
書き込まれ、システム記憶装置のＤＲＡＭはＲＯＭチッ
プよりも可成り高速になる。ＤＲＡＭは、コンピュータ
がターンオンされるごとに初期化されなければならず、
コンピュータがターンオフされるとＤＲＡＭは情報を記
憶するように構成されていないので、これらのコンピュ
ータの操作に関するプログラムは、ＲＯＭチップ等の主
回路基板上の「ハードコード」または不揮発性の記憶装
置中に保持され、またコンピュータがターンオフされる
と実行用の揮発性記憶装置に読出される。その他のプロ
グラムまたはデータは、「ハードディスク」または「フ
ロッピーディスク」に記憶することができる。
は、その後退互換性を確実に得るためには、新しいコン
ピュータシステムの設計に取り入れなければならない多
くの事項がある。この様な要件の１つは、コンピュータ
の操作を制御するある種の機能の記憶場所のアドレスを
維持することである。例えば、８０８６系統からのチッ
プを使用し、またダイナミック・ランダムアクセス記憶
装置（ＤＲＡＭ）の形の１メガバイトのシステム記憶装
置を連結せしめているＩＢＭのパーソナルコンピュータ
に対しては、従来の設計では読取専用記憶装置ＢＩＯＳ
入出力（ＲＯＭＢＩＯＳ）チップからの情報用に「確
保」される様に最後の１２８キロバイトの記憶アドレス
（即ちアドレスＯＦＯＯＯＯからアドレスＯＥＦＦＦＦ
まで）が指定されている。（注：現在の用途に於ては、
アドレス記憶場所はすべて１６進歩で与えられる。）Ｂ
ＩＯＳ機能はＲＯＭチップ内で標準的にハードコード化
されており、システム記憶装置内にアドレス場所を指定
される。マイクロプロセッサはＲＯＭチップから直接Ｂ
ＩＯＳ命令を読み取るが、しかし更に一般的にはこのＢ
ＩＯＳコードがＲＯＭチップからシステム記憶装置内に
書き込まれ、システム記憶装置のＤＲＡＭはＲＯＭチッ
プよりも可成り高速になる。ＤＲＡＭは、コンピュータ
がターンオンされるごとに初期化されなければならず、
コンピュータがターンオフされるとＤＲＡＭは情報を記
憶するように構成されていないので、これらのコンピュ
ータの操作に関するプログラムは、ＲＯＭチップ等の主
回路基板上の「ハードコード」または不揮発性の記憶装
置中に保持され、またコンピュータがターンオフされる
と実行用の揮発性記憶装置に読出される。その他のプロ
グラムまたはデータは、「ハードディスク」または「フ
ロッピーディスク」に記憶することができる。
【０００６】１メガバイトの記憶の記録装置を有するコ
ンピュータシステム用に書かれたプログラムの中には、
ＢＩＯＳコードが位置指定されている記憶装置内の特定
の既知のアドレス場所へＢＩＯＳコールを出すプログラ
ムがあるので、システム記憶装置内の最新の１２８キロ
バイトの記憶アドレスの記憶範囲は、ＢＩＯＳ機能およ
びその他の、コンピュータシステムの関連作動機能用に
「確保」される。このことは、これらのアドレスがその
他の記憶機能用の記憶装置としては使用できないことを
意味している。更に、プロセッサが初期化されると、こ
の範囲内のアドレスに呼出しが行なわれ、電源オン自己
試験が実行される。この試験は上記の記憶アドレス範囲
内の情報のＲＯＭチップからの直接の、またはＤＲＡＭ
システム記憶装置からの復合化を必要とする。
ンピュータシステム用に書かれたプログラムの中には、
ＢＩＯＳコードが位置指定されている記憶装置内の特定
の既知のアドレス場所へＢＩＯＳコールを出すプログラ
ムがあるので、システム記憶装置内の最新の１２８キロ
バイトの記憶アドレスの記憶範囲は、ＢＩＯＳ機能およ
びその他の、コンピュータシステムの関連作動機能用に
「確保」される。このことは、これらのアドレスがその
他の記憶機能用の記憶装置としては使用できないことを
意味している。更に、プロセッサが初期化されると、こ
の範囲内のアドレスに呼出しが行なわれ、電源オン自己
試験が実行される。この試験は上記の記憶アドレス範囲
内の情報のＲＯＭチップからの直接の、またはＤＲＡＭ
システム記憶装置からの復合化を必要とする。
【０００７】ＣＰＵが１メガバイトの記憶装置のみを利
用可能である場合には、ＢＩＯＳへの第１のコード呼出
しコールがシステム記憶装置の最後の１６バイトに行な
われる。しかし、Ｉｎｔｅｌマイクロプロセッサ、例え
ば８０２８６，８０３８６，８０４８６系列等の２メガ
バイト以上のシステム記憶装置を有するマイクロプロセ
ッサを利用する場合には、プロセッサが初期化される
と、コード取出しが全システム記憶装置の最後の１６バ
イトのアドレスに対して行なわれる。呼出しがアドレス
可能な全システム記憶装置中の最後の１６バイトアドレ
スに出されると、それ以後最後の１２８キロバイトの記
憶装置、即ち１６メガバイトのシステム記憶装置中のア
ドレスＦＥＯＯＯＯからＦＦＦＦＦまで（記憶装置のこ
の部分のサイズは第１のメガバイトの記憶装置中の１２
８キロバイトに対応する）の最後の１６バイトの記憶域
がＢＩＯＳ命令用に確保される。しかし、最初のＢＩＯ
Ｓ命令の読取りは、最初のメガバイトマップ構成中に記
憶されているＢＩＯＳ内の場所への飛越し命令である。
電源オン自己試験は、このときアドレスの中の最初のメ
ガバイト部分のおわりのアドレス場所から実行される。
この様にそれぞれ記憶容量１２８キロバイトの２つの別
々の部分が確保され、システム記憶装置用には利用され
ない。
用可能である場合には、ＢＩＯＳへの第１のコード呼出
しコールがシステム記憶装置の最後の１６バイトに行な
われる。しかし、Ｉｎｔｅｌマイクロプロセッサ、例え
ば８０２８６，８０３８６，８０４８６系列等の２メガ
バイト以上のシステム記憶装置を有するマイクロプロセ
ッサを利用する場合には、プロセッサが初期化される
と、コード取出しが全システム記憶装置の最後の１６バ
イトのアドレスに対して行なわれる。呼出しがアドレス
可能な全システム記憶装置中の最後の１６バイトアドレ
スに出されると、それ以後最後の１２８キロバイトの記
憶装置、即ち１６メガバイトのシステム記憶装置中のア
ドレスＦＥＯＯＯＯからＦＦＦＦＦまで（記憶装置のこ
の部分のサイズは第１のメガバイトの記憶装置中の１２
８キロバイトに対応する）の最後の１６バイトの記憶域
がＢＩＯＳ命令用に確保される。しかし、最初のＢＩＯ
Ｓ命令の読取りは、最初のメガバイトマップ構成中に記
憶されているＢＩＯＳ内の場所への飛越し命令である。
電源オン自己試験は、このときアドレスの中の最初のメ
ガバイト部分のおわりのアドレス場所から実行される。
この様にそれぞれ記憶容量１２８キロバイトの２つの別
々の部分が確保され、システム記憶装置用には利用され
ない。
【０００８】
【課題を解決するための手段及び作用】本発明に依れ
ば、マイクロプロセッサ系列８０２８６，８０３８６，
８０４８６中のマイクロプロセッサを用い、２メガバイ
ト以上の記憶装置を有するコンピュータシステムに於て
は、システム記憶装置の最初のメガバイトアドレス部中
の最後の１２８キロバイトのアドレス記憶域がシステム
ＢＩＯＳ用に確保され、全記憶装置のアドレス範囲内の
最後の１０２４バイトがそのシステムＢＩＯＳから初期
命令取出し様に確保され、且つまた記憶装置のアドレス
範囲の最後の１０２４バイトのアドレスに先行するシス
テム記憶装置の約１２７キロバイトのアドレス部が確保
されずにシステム記憶装置用に利用可能となる。
ば、マイクロプロセッサ系列８０２８６，８０３８６，
８０４８６中のマイクロプロセッサを用い、２メガバイ
ト以上の記憶装置を有するコンピュータシステムに於て
は、システム記憶装置の最初のメガバイトアドレス部中
の最後の１２８キロバイトのアドレス記憶域がシステム
ＢＩＯＳ用に確保され、全記憶装置のアドレス範囲内の
最後の１０２４バイトがそのシステムＢＩＯＳから初期
命令取出し様に確保され、且つまた記憶装置のアドレス
範囲の最後の１０２４バイトのアドレスに先行するシス
テム記憶装置の約１２７キロバイトのアドレス部が確保
されずにシステム記憶装置用に利用可能となる。
【０００９】
【実施例】図面を参照し、本発明の図１についてみる
と、パーソナルコンピュータ中に使用される種類のＣＰ
Ｕおよびそれに関連したシステム記憶装置の高水準のブ
ロック図が示されている。ＣＰＵ即ちマイクロプロセッ
サ１０は、好ましい実施例に於てはＩｎｔｅｌ８０３８
６ＳＸマイクロプロセッサである。しかし、このマイク
ロプロセッサは複数メガバイトのシステム記憶装置によ
り作動可能なマイクロプロセッサ、例えばＩｎｔｅｌ社
の製造する８０２８６，８０３８６または８０４８６系
統のマイクロプロセッサの１種であることができる。
と、パーソナルコンピュータ中に使用される種類のＣＰ
Ｕおよびそれに関連したシステム記憶装置の高水準のブ
ロック図が示されている。ＣＰＵ即ちマイクロプロセッ
サ１０は、好ましい実施例に於てはＩｎｔｅｌ８０３８
６ＳＸマイクロプロセッサである。しかし、このマイク
ロプロセッサは複数メガバイトのシステム記憶装置によ
り作動可能なマイクロプロセッサ、例えばＩｎｔｅｌ社
の製造する８０２８６，８０３８６または８０４８６系
統のマイクロプロセッサの１種であることができる。
【００１０】マイクロプロセッサ１０がバスインタフェ
ースチップ１２に接続され、チップ１２は順次このＣＰ
Ｕ１０とバスチャネルとの間をインタフェースする。バ
スチャネル１４はＩＢＭのマイクロチャネル・バスであ
ることができる。ＣＰＵ１０とバスインタフェースチッ
プ１２は共に受信チップ１６を通ってシステム記憶装置
１８に接続されている。受信チップは、従来の緩衝記憶
装置、例えばテキサス・インスッルメンツ社製のチップ
ＮＯ．７４ＬＳ２４５である。ＲＯＭメモリチップ２０
は、システム記憶装置１８および受信チップ１６の両方
に接続されている。ＲＯＭチップ２０中には、ＢＩＯＳ
（Basis Input/Ouptut System,基本入出力システム）命
令およびそれに関連した公知の操作命令が含まれてい
る。通常システム記憶装置１８では、ＢＩＯＳ命令用に
１２８キロバイトのアドレス指定可能なシステム記憶域
がシステム記憶装置の最初のメガバイトの最後の１２８
キロバイトに割当てられる。バスインタフェースチップ
１２および受信チップ１６の制御下でのＣＰＵと記憶装
置の作動は、従来通りであって、当業者に公知である。
ースチップ１２に接続され、チップ１２は順次このＣＰ
Ｕ１０とバスチャネルとの間をインタフェースする。バ
スチャネル１４はＩＢＭのマイクロチャネル・バスであ
ることができる。ＣＰＵ１０とバスインタフェースチッ
プ１２は共に受信チップ１６を通ってシステム記憶装置
１８に接続されている。受信チップは、従来の緩衝記憶
装置、例えばテキサス・インスッルメンツ社製のチップ
ＮＯ．７４ＬＳ２４５である。ＲＯＭメモリチップ２０
は、システム記憶装置１８および受信チップ１６の両方
に接続されている。ＲＯＭチップ２０中には、ＢＩＯＳ
（Basis Input/Ouptut System,基本入出力システム）命
令およびそれに関連した公知の操作命令が含まれてい
る。通常システム記憶装置１８では、ＢＩＯＳ命令用に
１２８キロバイトのアドレス指定可能なシステム記憶域
がシステム記憶装置の最初のメガバイトの最後の１２８
キロバイトに割当てられる。バスインタフェースチップ
１２および受信チップ１６の制御下でのＣＰＵと記憶装
置の作動は、従来通りであって、当業者に公知である。
【００１１】コンピュータシステムがターンオフされ、
事象が正常に進行している場合に於て、ＣＰＵ１０は取
出し命令サイクルをバスインタフェースチップ１２に送
信する。バスインタフェースチップ１２はＲＯＭ２０に
アクセスしデータをＣＰＵ１０に供給し、ＣＰＵ１０は
このＲＯＭチップ２０から受取ったデータに基づいて実
行サイクルを継続する。最初の命令読取りはアドレス指
定可能なシステム記憶空間の最後の１６バイトに位置指
定される。通常この最初の命令は、必要なＰＯＳＴ（電
源オン自己試験）の実施を開始するための最初のメガバ
イトの記憶域内のＢＩＯＳ機能の範囲内のその他の何ら
かのアドレスに対するジャンプ命令である。
事象が正常に進行している場合に於て、ＣＰＵ１０は取
出し命令サイクルをバスインタフェースチップ１２に送
信する。バスインタフェースチップ１２はＲＯＭ２０に
アクセスしデータをＣＰＵ１０に供給し、ＣＰＵ１０は
このＲＯＭチップ２０から受取ったデータに基づいて実
行サイクルを継続する。最初の命令読取りはアドレス指
定可能なシステム記憶空間の最後の１６バイトに位置指
定される。通常この最初の命令は、必要なＰＯＳＴ（電
源オン自己試験）の実施を開始するための最初のメガバ
イトの記憶域内のＢＩＯＳ機能の範囲内のその他の何ら
かのアドレスに対するジャンプ命令である。
【００１２】図２に従来の１６メガバイトのＤＲＡＭシ
ステム記憶装置の、一般的な方法での記憶域アドレスマ
ッピングを示す。これから判るように、記憶域アドレス
は１６メガビットのシステム記憶装置を構成するアドレ
スＯＯＯＯからＦＦＦＦＦまでに及んでいる。前に示し
た様に、これらの１メガバイトのシステム記憶域のみが
利用可能である様なコンピュータでは、その１メガバイ
トの最後の１２８キロバイトが、ＲＯＭチップ２０から
読込まれるＢＩＯＳ用に確保される。この記憶域は、Ｒ
ＯＭチップ２０に記憶された命令の実行に応じて、シス
テムにより確保される。バスインタフェースチップ１２
により、確保されているシステム記憶域の最後の１２８
キロバイト中に検証可能なメモリ試験パターンのＢＩＯ
Ｓによる書込みが防止され、従ってまたこの記憶域はシ
ステム記憶装置としての使用に「利用可能」であり、ま
た従って記憶装置アドレスシステムが「確保」される。
それ故にいかなる実行プログラムも「確保されたアドレ
ス」への書込みを防止される。
ステム記憶装置の、一般的な方法での記憶域アドレスマ
ッピングを示す。これから判るように、記憶域アドレス
は１６メガビットのシステム記憶装置を構成するアドレ
スＯＯＯＯからＦＦＦＦＦまでに及んでいる。前に示し
た様に、これらの１メガバイトのシステム記憶域のみが
利用可能である様なコンピュータでは、その１メガバイ
トの最後の１２８キロバイトが、ＲＯＭチップ２０から
読込まれるＢＩＯＳ用に確保される。この記憶域は、Ｒ
ＯＭチップ２０に記憶された命令の実行に応じて、シス
テムにより確保される。バスインタフェースチップ１２
により、確保されているシステム記憶域の最後の１２８
キロバイト中に検証可能なメモリ試験パターンのＢＩＯ
Ｓによる書込みが防止され、従ってまたこの記憶域はシ
ステム記憶装置としての使用に「利用可能」であり、ま
た従って記憶装置アドレスシステムが「確保」される。
それ故にいかなる実行プログラムも「確保されたアドレ
ス」への書込みを防止される。
【００１３】「後退互換性」を維持するために、この同
一の１２８キロバイトの記憶域アドレスが１６メガバイ
ト記憶装置１８内のアドレスＯＥＯＯＯＯからＯＦＦＦ
ＦＦ中に確保され、その結果最初のメガバイトのシステ
ム記憶域の最後の１２８キロバイトを構成する。従って
初期化を行なうと、ＢＩＯＳ機能によりこれらのアドレ
ス場所が「確保」され、その結果これらの記憶場所はシ
ステム記憶用に利用されない。
一の１２８キロバイトの記憶域アドレスが１６メガバイ
ト記憶装置１８内のアドレスＯＥＯＯＯＯからＯＦＦＦ
ＦＦ中に確保され、その結果最初のメガバイトのシステ
ム記憶域の最後の１２８キロバイトを構成する。従って
初期化を行なうと、ＢＩＯＳ機能によりこれらのアドレ
ス場所が「確保」され、その結果これらの記憶場所はシ
ステム記憶用に利用されない。
【００１４】更に、上述の様に、Ｉｎｔｅｌ８０３８６
ＳＸ ＣＰＵ１０は、初期化されるとアドレス記憶場所
ＦＦＦＦＦＯからＦＦＦＦＦＦの第１６番目のメガバイ
トの記憶域の最終端での最後の１６バイトの記憶域への
命令取出しサイクルを自動的に実行する。このアドレス
は、初期化による最初のアドレス読取りとしてＣＰＵに
よって生成される。従ってこのアドレスもまたこのＢＩ
ＯＳ機能用に確保されなければならない。前述の様にこ
れまでＲＯＭ用に１６メガバイトの最後の１２８キロバ
イトのすべてを確保するが行なわれてきた。しかし実際
には、アドレススペースの最後の１６バイトのみが最初
のコード取出し命令用に使用される。それ故に理論的に
は、最後の１６バイトに先行する１２８キロバイトのす
べてが、システム記憶域として使用するために解放され
ることができる。しかし記憶場所は一般に現在利用可能
なソフトウェアにより１０２４バイトの区域内に割当て
られるので、最終の１０２４バイトの記憶域、即ちアド
レスＦＦＦＣＯＯからＦＦＦＦＦＦまでがＢＩＯＳコー
ド用に確保され、また最後の１０２４バイトに先行する
ＦＥＯＯＯＯからＦＦＦＣＯＯまでの約１２７キロバイ
トの範囲がシステム記憶域として利用可能となる。
ＳＸ ＣＰＵ１０は、初期化されるとアドレス記憶場所
ＦＦＦＦＦＯからＦＦＦＦＦＦの第１６番目のメガバイ
トの記憶域の最終端での最後の１６バイトの記憶域への
命令取出しサイクルを自動的に実行する。このアドレス
は、初期化による最初のアドレス読取りとしてＣＰＵに
よって生成される。従ってこのアドレスもまたこのＢＩ
ＯＳ機能用に確保されなければならない。前述の様にこ
れまでＲＯＭ用に１６メガバイトの最後の１２８キロバ
イトのすべてを確保するが行なわれてきた。しかし実際
には、アドレススペースの最後の１６バイトのみが最初
のコード取出し命令用に使用される。それ故に理論的に
は、最後の１６バイトに先行する１２８キロバイトのす
べてが、システム記憶域として使用するために解放され
ることができる。しかし記憶場所は一般に現在利用可能
なソフトウェアにより１０２４バイトの区域内に割当て
られるので、最終の１０２４バイトの記憶域、即ちアド
レスＦＦＦＣＯＯからＦＦＦＦＦＦまでがＢＩＯＳコー
ド用に確保され、また最後の１０２４バイトに先行する
ＦＥＯＯＯＯからＦＦＦＣＯＯまでの約１２７キロバイ
トの範囲がシステム記憶域として利用可能となる。
【００１５】この様に、本発明に依れば記憶域の最後の
１０２４バイトのみを最初の命令取出し様に「確保」す
ることが必要である。しかし、上に説明した様に、複数
メガバイト範囲の最終１２８キロバイトのすべてと、最
初のメガバイトの記憶域中の最終の１２８キロバイトが
従来のＢＩＯＳのプログラミングで「確保」されてい
る。従ってシステム記憶域の最終の１０２４バイトのみ
を確保するためには、電源オン自己試験（ＰＯＳＴ）の
実施を制御することが必要となる。これはバスインタフ
ェースチップ１２の指定されたポート２２中にフラグビ
ットを設定するとによって行なわれる。ポート２２は、
実際にはバスインタフェースチップ内に含まれるレジス
タであって、最終の１２８キロバイトの記憶域の全体を
現在のシステムに於いて従来の様に「確保」すべきであ
るか、または最後の１０２４バイトのみを「確保」して
残りのＦＥＯＯＯＯからＦＦＦＣＯＯまでの約１２７キ
ロバイトをシステム記憶域用に利用するためにバスイン
タフェースチップ１２を解放しておくかどうかを、マイ
クロプロセッサ１０に発信する。これは図３に図示され
ているが、同図に於てチップ１２のポート２２が０から
７までのビット指定によって示されている。ビット「指
定１」は任意に選ばれ、論理「１」に設定されると約１
２７キロバイトが解放されてシステム記憶域として使用
され、また論理「０」に設定されると、最終の１２８キ
ロバイトの全部が従来からの方法で確保される。これは
プログラムの実行中にこの１２７キロバイトにマイクロ
プロセッサの書込みを行はせるか、または書込みを防止
することによって行なわれる。
１０２４バイトのみを最初の命令取出し様に「確保」す
ることが必要である。しかし、上に説明した様に、複数
メガバイト範囲の最終１２８キロバイトのすべてと、最
初のメガバイトの記憶域中の最終の１２８キロバイトが
従来のＢＩＯＳのプログラミングで「確保」されてい
る。従ってシステム記憶域の最終の１０２４バイトのみ
を確保するためには、電源オン自己試験（ＰＯＳＴ）の
実施を制御することが必要となる。これはバスインタフ
ェースチップ１２の指定されたポート２２中にフラグビ
ットを設定するとによって行なわれる。ポート２２は、
実際にはバスインタフェースチップ内に含まれるレジス
タであって、最終の１２８キロバイトの記憶域の全体を
現在のシステムに於いて従来の様に「確保」すべきであ
るか、または最後の１０２４バイトのみを「確保」して
残りのＦＥＯＯＯＯからＦＦＦＣＯＯまでの約１２７キ
ロバイトをシステム記憶域用に利用するためにバスイン
タフェースチップ１２を解放しておくかどうかを、マイ
クロプロセッサ１０に発信する。これは図３に図示され
ているが、同図に於てチップ１２のポート２２が０から
７までのビット指定によって示されている。ビット「指
定１」は任意に選ばれ、論理「１」に設定されると約１
２７キロバイトが解放されてシステム記憶域として使用
され、また論理「０」に設定されると、最終の１２８キ
ロバイトの全部が従来からの方法で確保される。これは
プログラムの実行中にこの１２７キロバイトにマイクロ
プロセッサの書込みを行はせるか、または書込みを防止
することによって行なわれる。
【００１６】本発明は、マイクロプロセッサを１６メガ
バイトの記憶装置と接続して使用した場合について説明
してきたが、複数メガバイトのシステム記憶装置を有す
る８０２８６，８０３８６，８０４８６系列のマイクロ
プロセッサのＣＰＵを使用する複数メガバイトのメモリ
システム中で使用することができる。必要とされるすべ
てのことは、最初のメガバイトの記憶域の末端部の１２
８キロバイトのシステム記憶域と共に、何からの最小の
最終メモリセグメントを確保しなければならないことで
ある。
バイトの記憶装置と接続して使用した場合について説明
してきたが、複数メガバイトのシステム記憶装置を有す
る８０２８６，８０３８６，８０４８６系列のマイクロ
プロセッサのＣＰＵを使用する複数メガバイトのメモリ
システム中で使用することができる。必要とされるすべ
てのことは、最初のメガバイトの記憶域の末端部の１２
８キロバイトのシステム記憶域と共に、何からの最小の
最終メモリセグメントを確保しなければならないことで
ある。
【００１７】本発明の数種の実施例について説明した
が、特許請求の範囲に記載した本発明の範囲から逸脱す
ることなく、種々の適合および変更を行なうことができ
る。
が、特許請求の範囲に記載した本発明の範囲から逸脱す
ることなく、種々の適合および変更を行なうことができ
る。
【図１】Ｉｎｔｅｌマイクロプロセッサ８０３８６ＳＸ
を利用したパーソナルコンピュータのＣＰＵおよびシス
テム記憶装置の高水準ブロック図である。
を利用したパーソナルコンピュータのＣＰＵおよびシス
テム記憶装置の高水準ブロック図である。
【図２】図１の１６メガバイトのダイナミックＲＡＭシ
ステム記憶装置の記憶アドレスマップのブロック図であ
る。
ステム記憶装置の記憶アドレスマップのブロック図であ
る。
【図３】最後の１０２４バイトの記憶域に先行する１２
７キロバイトの記憶アドレス場所内での一般的な記憶を
行なわしめるか、または記憶を防止するための、バスイ
ンタフェースマップのポート構成図である。
７キロバイトの記憶アドレス場所内での一般的な記憶を
行なわしめるか、または記憶を防止するための、バスイ
ンタフェースマップのポート構成図である。
１０ ＣＰＵ（マイクロプロセッサ） １２ バスインタフェースチップ １４ バスチャネル １６ 受信チップ １８ システム記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミッチェル、エリック、メドフォード アメリカ合衆国フロリダ州、デルレイ、ビ ーチ、エヌ、ダブリュ、ナインス、ストリ ート、3876 (72)発明者 エスマイル、タシャコリ アメリカ合衆国フロリダ州、デルレイ、ビ ーチ、ナンバー、102、エスダブリュ、ト ウェンティーセカンド、アベニュ、2935
Claims (6)
- 【請求項１】マイクロプロセッサ８０２８６，８０３８
６または８０４８６系列のマイクロプロセッサを有する
パーソナルコンピュータシステムであって、 前記システム電源オン自己試験を含む作動指令と、少な
くとも１つの取出しコード命令とを含む、システムＢＩ
ＯＳを有する読取り専用メモリと、 前記システムと関係する複数メガバイトのアドレス可能
なシステム記憶装置と、 前記システム記憶装置の最初のメガバイト範囲内に少な
くとも１２８キロバイトのシステム記憶域に位置指定さ
れたＢＩＯＳ用に、前記アドレス可能なシステム記憶装
置の１２８キロバイトを確保し、かつ前記最初のメガバ
イト範囲内の前記システム記憶域の前記少なくとも１２
８キロバイトの場所に実行プログラムがアドレス指定す
ることを防止する手段と、 前記コード取出し命令用に、アドレス可能なシステム記
憶装置の複数メガバイトの全範囲の最後の１２８キロバ
イトの小部分を確保し、かつ最後の１２８キロバイトの
アドレス範囲の前記小部分に実行プログラムがアドレス
指定することを防止するための手段であって、複数メガ
バイトの記憶装置の最終１２８キロバイトの前記小部分
のアドレス範囲直前のアドレス範囲の主部分中に他のデ
ータを記憶することの出来る手段とを、備えることを特
徴とするシステム。 - 【請求項２】請求項１記載のコンピュータシステムに於
て、前記システム記憶装置が１６メガバイトの記憶装置
であることを特徴とするシステム。 - 【請求項３】請求項１記載のコンピュータシステムにお
いて、前記アドレス範囲の小部分が記憶域の最後の１０
２４バイトであることを特徴とするシステム。 - 【請求項４】請求項１記載のコンピュータシステムであ
って、前記記憶域アドレスの前記最後の１２８キロバイ
トの前記小部分、またはシステム記憶装置の最後の全１
２８キロバイトのいずれかに、実行プログラムがアドレ
ス指定することを選択的に防止するための手段を含むこ
とを特徴とするシステム。 - 【請求項５】請求項４記載のシステムにおいて、前記記
憶場所を実行するプログラムがアドレス指定することを
選択的に防止するための前記手段が、前記マイクロプロ
セッサによって読取られるべく位置設定されたフラグビ
ットを含むことを特徴とするシステム。 - 【請求項６】マイクロプロセッサ８０２８６，８０３８
６または８０４８６系列のマイクロプロセッサと、前記
電源オン自己試験を含む作動命令と少なくとも１つのコ
ード取出し命令とを含むシステムＢＩＯＳを有する読取
り専用メモリと、システムと関係する複数メガバイトの
アドレス可能なシステム記憶装置と、を備えるパーソナ
ルコンピュータシステムにおける、前記複数メガバイト
中に有用な拡張アドレス可能なシステム記憶装置を提供
するための方法において、 電源オン自己試験中のコンピュータシステムの作動中の
任意の時点に於て前記１２８キロバイトのアドレス場所
に実行プログラムがアドレス指定するのを防止するため
に、システム記憶装置の最初のメガバイト範囲内に最後
の１２８キロバイトのシステム記憶域アドレスを表わす
アドレス可能な１２８キロバイトの記憶域を確保する段
階と、 電源オン自己試験中、前記の全システム記憶装置の最終
の１２８キロバイトのアドレス範囲の小部分を前記コー
ド取出し命令用確保する段階と、 システム作動中前記小部分を実行プログラムがアドレス
指定することを防止し、同時に作動中の複数メガバイト
の記憶装置の最終の１２８キロバイトの前記小部分のア
ドレス範囲の直前の主部分のアドレス範囲中のシステム
記憶装置アドレス場所の実行プログラムによるアドレス
指定を可能にする段階とを備えることを特徴とするシス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87313792A | 1992-04-24 | 1992-04-24 | |
| US873137 | 1992-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689220A true JPH0689220A (ja) | 1994-03-29 |
| JP2858517B2 JP2858517B2 (ja) | 1999-02-17 |
Family
ID=25361040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035366A Expired - Lifetime JP2858517B2 (ja) | 1992-04-24 | 1993-02-24 | コンピュータシステム及び同システムにおいてアドレス指定可能な拡張された記憶装置を与える方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0567237A1 (ja) |
| JP (1) | JP2858517B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139720A (ja) * | 1989-10-26 | 1991-06-13 | Yaskawa Electric Mfg Co Ltd | Ｃｐｕのリスタート回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001281B1 (ko) * | 1987-04-14 | 1992-02-10 | 가부시기가이샤 도시바 | 정보처리장치 |
| JP3046310B2 (ja) * | 1988-09-13 | 2000-05-29 | 株式会社東芝 | メモリシステム |
| US5202994A (en) * | 1990-01-31 | 1993-04-13 | Hewlett-Packard Company | System and method for shadowing and re-mapping reserved memory in a microcomputer |
-
1993
- 1993-02-24 JP JP5035366A patent/JP2858517B2/ja not_active Expired - Lifetime
- 1993-03-29 EP EP93302441A patent/EP0567237A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139720A (ja) * | 1989-10-26 | 1991-06-13 | Yaskawa Electric Mfg Co Ltd | Ｃｐｕのリスタート回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858517B2 (ja) | 1999-02-17 |
| EP0567237A1 (en) | 1993-10-27 |
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