JP3144424B2 - Ｃｐｕのリスタート回路 - Google Patents
Ｃｐｕのリスタート回路Info
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- JP3144424B2 JP3144424B2 JP27705689A JP27705689A JP3144424B2 JP 3144424 B2 JP3144424 B2 JP 3144424B2 JP 27705689 A JP27705689 A JP 27705689A JP 27705689 A JP27705689 A JP 27705689A JP 3144424 B2 JP3144424 B2 JP 3144424B2
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- cpu
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCPUの電源投入時および再スタート時に、シ
ステムプログラムの開始アドレスを設定するために用い
られるCPUのリスタート回路に関する。
ステムプログラムの開始アドレスを設定するために用い
られるCPUのリスタート回路に関する。
従来、この種のCPUのリスタート回路では、CPUが最初
に実行するメモリのアドレスがCPUの型式によって同定
（たとえば、8086,8080系CPUではアドレスFFFF0H、8080
系CPUではアドレス0000H）されているため、このアドレ
スに直接ジャンプ命令（たとえば、JMP00400）が格納さ
れたROMを外付けし、CPUの再スタート時にこのROMを選
択し、システムプログラムの開始アドレス（たとえば、
00400H）へジャンプさせることにより、CPUの再スター
トを行わせている（猪飼國夫著，産報出版（株）発行
「マイコン割り込み技術入門」参照）。
に実行するメモリのアドレスがCPUの型式によって同定
（たとえば、8086,8080系CPUではアドレスFFFF0H、8080
系CPUではアドレス0000H）されているため、このアドレ
スに直接ジャンプ命令（たとえば、JMP00400）が格納さ
れたROMを外付けし、CPUの再スタート時にこのROMを選
択し、システムプログラムの開始アドレス（たとえば、
00400H）へジャンプさせることにより、CPUの再スター
トを行わせている（猪飼國夫著，産報出版（株）発行
「マイコン割り込み技術入門」参照）。
しかしながら、このCPUのリスタート回路は部品点数
が多いため、工程上，経済上（特に、ROMを要する点）
に難点があり、しかも機器を小型化するうえでも障害と
なっている。そこで、再スタート時にCPUのアドレスバ
スの所定ビットをフローティング（ハイインピーダン
ス）にし、さらにプルダウン用の抵抗、プルアップ用の
の抵抗によって外部に出力されるアドレスを確定するこ
とにより、システムプログラムの開始アドレスを設定す
るCPUのリスタート回路が特開昭60−144836公報に開示
されている。
が多いため、工程上，経済上（特に、ROMを要する点）
に難点があり、しかも機器を小型化するうえでも障害と
なっている。そこで、再スタート時にCPUのアドレスバ
スの所定ビットをフローティング（ハイインピーダン
ス）にし、さらにプルダウン用の抵抗、プルアップ用の
の抵抗によって外部に出力されるアドレスを確定するこ
とにより、システムプログラムの開始アドレスを設定す
るCPUのリスタート回路が特開昭60−144836公報に開示
されている。
上述した従来の特開昭60−144836公報に記載されてい
るCPUのリスタート回路は、アドレスバスの所定ビット
をフローティングにするラッチが必要であるため、アド
レスバスにラッチを内蔵して動作速度の向上を図ってい
るCPUに対しては経済性，小型化という点でその有効性
が失われてしまい、その対策として再スタート時にジャ
ンプ命令を格納するROMを強制的に選択する手法を用い
ても、ROMが増加した時にシステムプログラムが分断さ
れるという欠点がある。
るCPUのリスタート回路は、アドレスバスの所定ビット
をフローティングにするラッチが必要であるため、アド
レスバスにラッチを内蔵して動作速度の向上を図ってい
るCPUに対しては経済性，小型化という点でその有効性
が失われてしまい、その対策として再スタート時にジャ
ンプ命令を格納するROMを強制的に選択する手法を用い
ても、ROMが増加した時にシステムプログラムが分断さ
れるという欠点がある。
本発明の目的は、ROMが増加してもシステムプログラ
ムが分断されることのないCPUのリスタート回路を提供
することにある。
ムが分断されることのないCPUのリスタート回路を提供
することにある。
本発明のCPUのリスタート回路は、システムプログラ
ムの開始アドレスにジャンプする第１のジャンプ命令が
格納されているROMと、データバスの各データ線に設け
られる複数のプルダウン用またはプルアップ用の抵抗と
を有し、CPUは、リスタートアドレスには何も割当てら
れないようにアドレス空間が指定され、前記プルダウン
用またはプルアップ用の抵抗により確定される、第１の
ジャンプ命令が格納されているROMのアドレスにジャン
プする第２のジャンプ命令を読込むと、第２のジャンプ
命令でプログラムの実行に関る片方のレジスターのみを
書き換え、プログラムの実行番地を本来のアドレス空間
からオーバーフローさせて、第１のジャンプ命令の存在
するROMにジャンプし、第１のジャンプ命令で両方のレ
ジスターを書き換え、プログラムの実行を正常ならしめ
る 〔作用〕 本発明のCPUのリスタート回路では、CPUの再スタート
時にデータバスに設けたプルダウン用またはプルアップ
用の抵抗でデータを確定させることにより、ROMにリス
タートアドレスを割当てることなく、システムプログラ
ムの開始アドレスへジャンプする動作を引続き行わせ
る。
ムの開始アドレスにジャンプする第１のジャンプ命令が
格納されているROMと、データバスの各データ線に設け
られる複数のプルダウン用またはプルアップ用の抵抗と
を有し、CPUは、リスタートアドレスには何も割当てら
れないようにアドレス空間が指定され、前記プルダウン
用またはプルアップ用の抵抗により確定される、第１の
ジャンプ命令が格納されているROMのアドレスにジャン
プする第２のジャンプ命令を読込むと、第２のジャンプ
命令でプログラムの実行に関る片方のレジスターのみを
書き換え、プログラムの実行番地を本来のアドレス空間
からオーバーフローさせて、第１のジャンプ命令の存在
するROMにジャンプし、第１のジャンプ命令で両方のレ
ジスターを書き換え、プログラムの実行を正常ならしめ
る 〔作用〕 本発明のCPUのリスタート回路では、CPUの再スタート
時にデータバスに設けたプルダウン用またはプルアップ
用の抵抗でデータを確定させることにより、ROMにリス
タートアドレスを割当てることなく、システムプログラ
ムの開始アドレスへジャンプする動作を引続き行わせ
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のCPUのリスタート回路の一実施例を
示すコンピュータシステムのブロック図、第２図は第１
図のROM2のメモリマップである。
示すコンピュータシステムのブロック図、第２図は第１
図のROM2のメモリマップである。
CPU1は、アドレスバス6,データバス7,インバータ4,NA
ND回路５と接続され、20ビットのアドレスA19〜A0（A19
が最上位ビット）,16ビットのデータD15〜D0（D15が最
上位ビット），リード／ライト選択信号R/，データス
トローブ信号▲▼，リセット信号RESETを入出
力し、リセット信号RESETにより再スタートする。ROM2
は、CPU1の下位17ビットのアドレスA16〜A0がアドレス
バス６より入力され、チップイネーブル信号▲▼に
より選択され、リード信号▲▼により16ビットのデ
ータD15〜D0をデータバス７に出力し、また、第２図に
示すようにアドレス00000H（A19〜A0＝０）〜1FFFFH（A
19〜A17＝0,A16〜A0＝１）が割当てられ、アドレス0040
0H〜1FFFHにシステムプログラム，アドレス00070H〜000
74Hにシステムプログラムの開始アドレス00400Hにジャ
ンプするジャンプ命令（00EAH,0004H,0000H）が格納さ
れている。デコーダ３は、CPU1の上位３ビットのアドレ
スA19〜A17がアドレスバス６より入力端子A,B,Cに入力
され、A19〜A17＝０のときにのみ０（アクティブ）とな
るROM2のチップイネーブル信ブル号▲▼を出力端子
Q0より出力する。インバータ４はCPU1から出力されるデ
ータストローブ信号▲▼の極性を反転する。NA
ND回路５はCPU1のリード／ライト選択信号R/とインバ
ータ４の出力信号の論理積をとり、ROM2のリード信号▲
▼として出力する。データD15,D8,D4,D2のデータバ
ス７の各データ線とアース９間にはプルダウン用の抵抗
R15,R8,R4,R2が接続され、データD14〜D9,D7〜D5,D3,
D1,D0のデータバス７の各データ線と電源８間にはプル
アップ用の抵抗R14〜R9,R7〜R5,R3,R1,R0が接続されて
いる。
ND回路５と接続され、20ビットのアドレスA19〜A0（A19
が最上位ビット）,16ビットのデータD15〜D0（D15が最
上位ビット），リード／ライト選択信号R/，データス
トローブ信号▲▼，リセット信号RESETを入出
力し、リセット信号RESETにより再スタートする。ROM2
は、CPU1の下位17ビットのアドレスA16〜A0がアドレス
バス６より入力され、チップイネーブル信号▲▼に
より選択され、リード信号▲▼により16ビットのデ
ータD15〜D0をデータバス７に出力し、また、第２図に
示すようにアドレス00000H（A19〜A0＝０）〜1FFFFH（A
19〜A17＝0,A16〜A0＝１）が割当てられ、アドレス0040
0H〜1FFFHにシステムプログラム，アドレス00070H〜000
74Hにシステムプログラムの開始アドレス00400Hにジャ
ンプするジャンプ命令（00EAH,0004H,0000H）が格納さ
れている。デコーダ３は、CPU1の上位３ビットのアドレ
スA19〜A17がアドレスバス６より入力端子A,B,Cに入力
され、A19〜A17＝０のときにのみ０（アクティブ）とな
るROM2のチップイネーブル信ブル号▲▼を出力端子
Q0より出力する。インバータ４はCPU1から出力されるデ
ータストローブ信号▲▼の極性を反転する。NA
ND回路５はCPU1のリード／ライト選択信号R/とインバ
ータ４の出力信号の論理積をとり、ROM2のリード信号▲
▼として出力する。データD15,D8,D4,D2のデータバ
ス７の各データ線とアース９間にはプルダウン用の抵抗
R15,R8,R4,R2が接続され、データD14〜D9,D7〜D5,D3,
D1,D0のデータバス７の各データ線と電源８間にはプル
アップ用の抵抗R14〜R9,R7〜R5,R3,R1,R0が接続されて
いる。
次に、第１図のコンピュータシステムの再スタート時
の動作について説明する。
の動作について説明する。
（１）ROM2のアドレス00070Hへのジャンプ CPU1はリセット信号RESETが入力されると再スタート
動作を開始し、アドレスバス６にリスタートアドレスFF
FF0H（A19〜A4＝1,A3〜A0＝０）を出力し、ROM2のこの
アドレスに格納されているデータを読込もうとする。し
かし、CPU1の上位３ビットのアドレスA19〜A17はすべて
１であるため、デコーダ３の出力端子Q0より出力される
ROM2のチップイネーブル信号▲▼は１となるので、
データバス７はフローティング状態となる。したがっ
て、データバス７の各データD15〜D0は、プルダウン用
の抵抗R15,R8,R4,R2およびプルアップ用の抵抗R14〜R9,
R7〜R5,R3,R1,R0により、D15＝0,D14〜D9＝1,D8＝0,D7
〜D5＝1,D4＝0,D3＝1,D2＝0,D1＝D0＝１（0111 1110 11
10 1011＝7EEBH）に確定されるため、CPU1はこのデータ
7EEBHを読込む。データ7EEBHはジャンプ命令（第２の命
令）であり、下位のEBHは、上位の7EH（0000 0000 0111
1110）とCPU1の現在のプログラムカウンタの値FFFF2H
（1111 1111 1111 1111 0010）との和である100070H（1
0000 0000 0000 0111 0000）を示すアドレスをアドレス
バス６に出力させる命令である。したがって、演算結果
は100070Hになるが、CPU1のアドレスは20ビットである
ため、アドレスA19〜A0は実質上00070Hとなる。
動作を開始し、アドレスバス６にリスタートアドレスFF
FF0H（A19〜A4＝1,A3〜A0＝０）を出力し、ROM2のこの
アドレスに格納されているデータを読込もうとする。し
かし、CPU1の上位３ビットのアドレスA19〜A17はすべて
１であるため、デコーダ３の出力端子Q0より出力される
ROM2のチップイネーブル信号▲▼は１となるので、
データバス７はフローティング状態となる。したがっ
て、データバス７の各データD15〜D0は、プルダウン用
の抵抗R15,R8,R4,R2およびプルアップ用の抵抗R14〜R9,
R7〜R5,R3,R1,R0により、D15＝0,D14〜D9＝1,D8＝0,D7
〜D5＝1,D4＝0,D3＝1,D2＝0,D1＝D0＝１（0111 1110 11
10 1011＝7EEBH）に確定されるため、CPU1はこのデータ
7EEBHを読込む。データ7EEBHはジャンプ命令（第２の命
令）であり、下位のEBHは、上位の7EH（0000 0000 0111
1110）とCPU1の現在のプログラムカウンタの値FFFF2H
（1111 1111 1111 1111 0010）との和である100070H（1
0000 0000 0000 0111 0000）を示すアドレスをアドレス
バス６に出力させる命令である。したがって、演算結果
は100070Hになるが、CPU1のアドレスは20ビットである
ため、アドレスA19〜A0は実質上00070Hとなる。
（２）システムプログラムの開始アドレスへのジャンプ CPU1からアドレスバス６に00070H（A19〜A7＝0,A6〜A
4＝1,A3〜A0＝０）が出力されると、CPU1の上位３ビッ
トのアドレスA19〜A17はすべて０となるため、デコーダ
３の出力端子Q0より出力されるROM2のチップイネーブル
信号▲▼は０（アクティブ）となり、ROM2が選択さ
れる。ROM2には、第２図に示すアドレス00070H（A16〜A
7＝0,A6〜A4＝1,A3〜A0＝０）を指定するCPU1の下位17
ビットのアドレスA16〜A0が入力される。また、CPU1は
このアドレスのデータを読込むため、リード／ライト選
択信号R/を1,データストローブ信号▲▼を０
とするので、インバータ4,NAND回路５によりリード信号
▲▼は０となり、ROM2に入力される。したがって、
ROM2よりデータ00EAHが出力され、CPU1はこのデータを
読込み、下位データEAHが示すジャンプ命令（第１のジ
ャンプ命令）に従い、引続きROM2のアドレス00072H,000
74Hに格納されているデータ0004H,0000Hを同様にして読
込み、ジャンプ先のアドレス00400Hすなわちシステムプ
ログラムの開始アドレスへ処理を移行する。
4＝1,A3〜A0＝０）が出力されると、CPU1の上位３ビッ
トのアドレスA19〜A17はすべて０となるため、デコーダ
３の出力端子Q0より出力されるROM2のチップイネーブル
信号▲▼は０（アクティブ）となり、ROM2が選択さ
れる。ROM2には、第２図に示すアドレス00070H（A16〜A
7＝0,A6〜A4＝1,A3〜A0＝０）を指定するCPU1の下位17
ビットのアドレスA16〜A0が入力される。また、CPU1は
このアドレスのデータを読込むため、リード／ライト選
択信号R/を1,データストローブ信号▲▼を０
とするので、インバータ4,NAND回路５によりリード信号
▲▼は０となり、ROM2に入力される。したがって、
ROM2よりデータ00EAHが出力され、CPU1はこのデータを
読込み、下位データEAHが示すジャンプ命令（第１のジ
ャンプ命令）に従い、引続きROM2のアドレス00072H,000
74Hに格納されているデータ0004H,0000Hを同様にして読
込み、ジャンプ先のアドレス00400Hすなわちシステムプ
ログラムの開始アドレスへ処理を移行する。
第１図に示したコンピュータシステムでは、CPU1のデ
ータバス７にはROM2だけが接続されているが、他のメモ
リ（ROM,RAM）がROM2とともに接続されていても、その
メモリにリスタートアドレスFFFF0Hが割当てられなけれ
ば同様の効果が得られる。また、リスタートアドレスは
FFFF0Hとしたが、これ以外であってもプルダウン用の抵
抗およびプルアップ用の抵抗を接続するデータバス７の
各データ線を変えて、再スタート時にROM2のアドレス00
070Hにジャンプする命令（第２のジャンプ命令）がCPU1
に読込まれるようにすればよい。
ータバス７にはROM2だけが接続されているが、他のメモ
リ（ROM,RAM）がROM2とともに接続されていても、その
メモリにリスタートアドレスFFFF0Hが割当てられなけれ
ば同様の効果が得られる。また、リスタートアドレスは
FFFF0Hとしたが、これ以外であってもプルダウン用の抵
抗およびプルアップ用の抵抗を接続するデータバス７の
各データ線を変えて、再スタート時にROM2のアドレス00
070Hにジャンプする命令（第２のジャンプ命令）がCPU1
に読込まれるようにすればよい。
以上述べたように本発明は、データバスの各データ線
にプルダウン用の抵抗またはプルアップ用の抵抗を設
け、CPUがリスタートアドレスを出力したときにはデー
タバスをフローティング状態にすることにより、リスタ
ートアドレスで選択されるROMが不要となるため、ROMが
増加してもプログラムが分断されることがなくなるとい
う効果がある。
にプルダウン用の抵抗またはプルアップ用の抵抗を設
け、CPUがリスタートアドレスを出力したときにはデー
タバスをフローティング状態にすることにより、リスタ
ートアドレスで選択されるROMが不要となるため、ROMが
増加してもプログラムが分断されることがなくなるとい
う効果がある。
第１図は本発明のCPUのリスタート回路の第１の実施例
を示すコンピュータシステムのブロック図、第２図は第
１図のROM2のメモリマップである。 １……CPU、２……ROM、 ３……デコーダ、４……インバータ、 ５……NAND回路、 ６……アドレスバス、７……データバス、 ８……電源、９……アース、 R0,R1,R3,R5〜R7,R9〜R14……プルアップ用の抵抗、 R2,R4,R8,R15……プルダウン用の抵抗、 A19〜A0……アドレス、D15〜D0……データ、 R/……リード／ライト選択信号、 ▲▼……データストローブ信号、 ▲▼……リード信号、 ▲▼……チップイネーブル信号、 RESET……リセット信号。
を示すコンピュータシステムのブロック図、第２図は第
１図のROM2のメモリマップである。 １……CPU、２……ROM、 ３……デコーダ、４……インバータ、 ５……NAND回路、 ６……アドレスバス、７……データバス、 ８……電源、９……アース、 R0,R1,R3,R5〜R7,R9〜R14……プルアップ用の抵抗、 R2,R4,R8,R15……プルダウン用の抵抗、 A19〜A0……アドレス、D15〜D0……データ、 R/……リード／ライト選択信号、 ▲▼……データストローブ信号、 ▲▼……リード信号、 ▲▼……チップイネーブル信号、 RESET……リセット信号。
フロントページの続き (56)参考文献 特開 昭61−3249（ＪＰ，Ａ) 特開 平１−149131（ＪＰ，Ａ) 特開 昭63−197228（ＪＰ，Ａ) 特開 昭61−262845（ＪＰ，Ａ) 特開 昭62−54349（ＪＰ，Ａ) 特開 昭60−81663（ＪＰ，Ａ) 特開 昭60−144836（ＪＰ，Ａ) 実開 昭62−192444（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/06 G06F 1/00 G06F 15/78
Claims (1)
- 【請求項１】システムプログラムの開始アドレスにジャ
ンプする第１のジャンプ命令が格納されているROMと、 データバスの各データ線に設けられる複数のプルダウン
用またはプルアップ用の抵抗とを有し、 CPUは、リスタートアドレスには何も割当てられないよ
うにアドレス空間が指定され、前記プルダウン用または
プルアップ用の抵抗により確定される、第１のジャンプ
命令が格納されているROMのアドレスにジャンプする第
２のジャンプ命令を読込むと、第２のジャンプ命令でプ
ログラムの実行に関る片方のレジスターのみを書き換
え、プログラムの実行番地を本来のアドレス空間からオ
ーバーフローさせて、第１のジャンプ命令の存在するRO
Mにジャンプし、第１のジャンプ命令で両方のレジスタ
ーを書き換え、プログラムの実行を正常ならしめる、CP
Uのリスタート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27705689A JP3144424B2 (ja) | 1989-10-26 | 1989-10-26 | Ｃｐｕのリスタート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27705689A JP3144424B2 (ja) | 1989-10-26 | 1989-10-26 | Ｃｐｕのリスタート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139720A JPH03139720A (ja) | 1991-06-13 |
| JP3144424B2 true JP3144424B2 (ja) | 2001-03-12 |
Family
ID=17578172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27705689A Expired - Fee Related JP3144424B2 (ja) | 1989-10-26 | 1989-10-26 | Ｃｐｕのリスタート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144424B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2858517B2 (ja) * | 1992-04-24 | 1999-02-17 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータシステム及び同システムにおいてアドレス指定可能な拡張された記憶装置を与える方法 |
-
1989
- 1989-10-26 JP JP27705689A patent/JP3144424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03139720A (ja) | 1991-06-13 |
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Legal Events
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