JPS6229814B2 - - Google Patents
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- JPS6229814B2 JPS6229814B2 JP7450781A JP7450781A JPS6229814B2 JP S6229814 B2 JPS6229814 B2 JP S6229814B2 JP 7450781 A JP7450781 A JP 7450781A JP 7450781 A JP7450781 A JP 7450781A JP S6229814 B2 JPS6229814 B2 JP S6229814B2
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- Japan
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- instruction
- address
- execution
- register
- memory
- Prior art date
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- 230000001419 dependent effect Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 238000004590 computer program Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
この発明は計算機のプログラム制御方法に関す
るものである。
るものである。
第１図は計算機における実行命令の処理過程を
示すフオーマツト図である。図において４０は主
メモリの内容、４１は実行命令の内容、４２は汎
用レジスタR2の内容、４３は従属命令の内容、
４４は汎用レジスタR1の内容、４５は実行され
る従属命令の内容である。
示すフオーマツト図である。図において４０は主
メモリの内容、４１は実行命令の内容、４２は汎
用レジスタR2の内容、４３は従属命令の内容、
４４は汎用レジスタR1の内容、４５は実行され
る従属命令の内容である。
主メモリのＡ番地に格納されている特定の実行
命令に注目すると、主メモリから番地順に命令が
読出されＡ番地に到つて内容４１で示される実行
命令が読出されたとする。第１図に示す例では命
令は第０番〜第15番の16ビツトから構成され第０
番〜第７番の８ビツトが命令コード、第８番〜第
11番の４ビツトと第12番〜第15番の４ビツトが共
に汎用レジスタの指定フイールドで、第８番〜第
11番の４ビツトで汎用レジスタR1、第12〜第15
番の４ビツトで汎用レジスタR2が指定される。
汎用レジスタR2の内容４２は従属命令のアドレ
ス（図に示す例ではＢ番地）が入れてあり主メモ
リの内容４０のＢ番地から従属命令が読出されそ
の内容は４３に示すとおりであるとする。汎用レ
ジスタR2が指定する従属命令はＡ番地の実行命
令以外の命令であればどの命令であつてもよいの
で、命令語長も16ビツトを１語として１語、２
語、３語、４語と様々である。この従属命令の内
容４３のうち第８番〜第15番の８ビツトと、汎用
レジスタR1の内容４４の第８番〜第15番の８ビ
ツトとの論理和がとられ、実行される従属命令の
内容４５となる。
命令に注目すると、主メモリから番地順に命令が
読出されＡ番地に到つて内容４１で示される実行
命令が読出されたとする。第１図に示す例では命
令は第０番〜第15番の16ビツトから構成され第０
番〜第７番の８ビツトが命令コード、第８番〜第
11番の４ビツトと第12番〜第15番の４ビツトが共
に汎用レジスタの指定フイールドで、第８番〜第
11番の４ビツトで汎用レジスタR1、第12〜第15
番の４ビツトで汎用レジスタR2が指定される。
汎用レジスタR2の内容４２は従属命令のアドレ
ス（図に示す例ではＢ番地）が入れてあり主メモ
リの内容４０のＢ番地から従属命令が読出されそ
の内容は４３に示すとおりであるとする。汎用レ
ジスタR2が指定する従属命令はＡ番地の実行命
令以外の命令であればどの命令であつてもよいの
で、命令語長も16ビツトを１語として１語、２
語、３語、４語と様々である。この従属命令の内
容４３のうち第８番〜第15番の８ビツトと、汎用
レジスタR1の内容４４の第８番〜第15番の８ビ
ツトとの論理和がとられ、実行される従属命令の
内容４５となる。
第２図は従来のプログラム制御方法を行う計算
機の構成例を示すブロツク図で、１は主メモリ、
２はメモリバス、３はCPU（中央処理装置）で
ある。主メモリ１には命令およびデータを記憶
し、メモリバス２は主メモリ１とCPU３との間
の信号の通路となる。５０は主メモリ１から読出
した命令を保持する命令レジスタ、５１は主メモ
リ１のアドレスを保持するメモリアドレスレジス
タ、５２は主メモリ１及びCPU３間で転送する
データを保持するメモリデータレジスタ、５３は
汎用レジスタ群、５４は汎用レジスタの第８番〜
第15番の８ビツトを保持する実行命令用レジス
タ、５５はオア回路、５６は命令の解読を行う実
行制御部、５７は命令の処理を行う演算処理部で
ある。
機の構成例を示すブロツク図で、１は主メモリ、
２はメモリバス、３はCPU（中央処理装置）で
ある。主メモリ１には命令およびデータを記憶
し、メモリバス２は主メモリ１とCPU３との間
の信号の通路となる。５０は主メモリ１から読出
した命令を保持する命令レジスタ、５１は主メモ
リ１のアドレスを保持するメモリアドレスレジス
タ、５２は主メモリ１及びCPU３間で転送する
データを保持するメモリデータレジスタ、５３は
汎用レジスタ群、５４は汎用レジスタの第８番〜
第15番の８ビツトを保持する実行命令用レジス
タ、５５はオア回路、５６は命令の解読を行う実
行制御部、５７は命令の処理を行う演算処理部で
ある。
次に第２図の回路の動作を第１図の例を用いて
説明する。
説明する。
CPU３ではメモリアドレスレジスタ５１にア
ドレスＡ番地を設定した上で主メモリ１に命令読
出しのリクエスト（request）が出される。主メ
モリ１の内容４０からＡ番地の実行命令（内容４
１）が読出され命令レジスタ５０にセツトされ
る。命令レジスタ５０の内容が実行制御部５６で
解読されその処理が開始される。実行制御部５６
から演算処理部５７を経て命令レジスタ５０の内
容（４１で示される）のR2フイールドで示され
る汎用レジスタが選択されその内容であるＢ番地
のアドレスがメモリアドレスレジスタ５１にセツ
トされ命令読出しのリクエストがなされる。同時
に実行命令用レジスタ５４には実行命令の内容４
１のR1フイールドで示される汎用レジスタの内
容４４の第８番〜第15番の８ビツトがセツトされ
る。
ドレスＡ番地を設定した上で主メモリ１に命令読
出しのリクエスト（request）が出される。主メ
モリ１の内容４０からＡ番地の実行命令（内容４
１）が読出され命令レジスタ５０にセツトされ
る。命令レジスタ５０の内容が実行制御部５６で
解読されその処理が開始される。実行制御部５６
から演算処理部５７を経て命令レジスタ５０の内
容（４１で示される）のR2フイールドで示され
る汎用レジスタが選択されその内容であるＢ番地
のアドレスがメモリアドレスレジスタ５１にセツ
トされ命令読出しのリクエストがなされる。同時
に実行命令用レジスタ５４には実行命令の内容４
１のR1フイールドで示される汎用レジスタの内
容４４の第８番〜第15番の８ビツトがセツトされ
る。
主メモリ１のＢ番地から取出された従属命令は
命令レジスタ５０にセツトされその第８番〜第15
番ビツトが実行命令用レジスタ５４の各ビツトと
オア回路５５により論理和が取られた上で、実行
制御部５６、演算処理部５７で通常の命令同様処
理される。
命令レジスタ５０にセツトされその第８番〜第15
番ビツトが実行命令用レジスタ５４の各ビツトと
オア回路５５により論理和が取られた上で、実行
制御部５６、演算処理部５７で通常の命令同様処
理される。
従来のプログラム制御方法では実行される従属
命令の内容４５を得るために計算機は以上のよう
な動作をするので、実行命令用レジスタ５４、オ
ア回路５５が必要となるほか、制御回路が複雑に
なりハードウエア量が増加するという欠点があつ
た。
命令の内容４５を得るために計算機は以上のよう
な動作をするので、実行命令用レジスタ５４、オ
ア回路５５が必要となるほか、制御回路が複雑に
なりハードウエア量が増加するという欠点があつ
た。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、CPUの中に実行
命令識別フラグと、このフラグによつて割込を発
生させる機能をもたせるとともに、主メモリの特
定アドレスを従属命令の格納アドレスとして割当
ることによつて、ハードウエア量を増加すること
なく、実行される従属命令の内容４５を得ること
ができる制御方法を提供することを目的としてい
る。
去するためになされたもので、CPUの中に実行
命令識別フラグと、このフラグによつて割込を発
生させる機能をもたせるとともに、主メモリの特
定アドレスを従属命令の格納アドレスとして割当
ることによつて、ハードウエア量を増加すること
なく、実行される従属命令の内容４５を得ること
ができる制御方法を提供することを目的としてい
る。
以下、この発明の実施例を図について説明す
る。第３図はこの発明の一実施例における計算機
の構成を示すブロツク図で、第２図と同一符号は
同一部分を示し、５８は実行命令の従属命令を実
行中であることを示す実行命令識別フラグであ
る。また第４図はこの発明の一実施例におけるデ
ータ処理の流れを示すフロー図であり６１〜６７
は実行命令及びこれにともなう従属命令を処理す
る実行制御部５６内のマイクロプログラムの処理
手順を示し、６８〜７０は従属命令の完了によつ
て発生した割込みを処理するマイクロプログラム
の処理手順である。
る。第３図はこの発明の一実施例における計算機
の構成を示すブロツク図で、第２図と同一符号は
同一部分を示し、５８は実行命令の従属命令を実
行中であることを示す実行命令識別フラグであ
る。また第４図はこの発明の一実施例におけるデ
ータ処理の流れを示すフロー図であり６１〜６７
は実行命令及びこれにともなう従属命令を処理す
る実行制御部５６内のマイクロプログラムの処理
手順を示し、６８〜７０は従属命令の完了によつ
て発生した割込みを処理するマイクロプログラム
の処理手順である。
次に第１図に示す例について、第３図の各部の
動作を第４図を参照しながら説明する。
動作を第４図を参照しながら説明する。
メモリアドレスレジスタ５１にＡ番地を示すア
ドレスが設定され主メモリ１に命令読出しのリク
エストが出されると、内容４１の実行命令が読出
されて命令レジスタ５０にセツトされる。実行制
御部５６で命令の解読が行われ命令の処理が行わ
れるが、実行命令であることが解読されると、実
行命令識別フラグ５８がセツトされる（ステツプ
６０）。次に実行命令自身のアドレス（その時点
においてメモリアドレスレジスタ５１にセツトさ
れているアドレス）を演算処理部５７内のワーク
レジスタに退避する（ステツプ６１）。
ドレスが設定され主メモリ１に命令読出しのリク
エストが出されると、内容４１の実行命令が読出
されて命令レジスタ５０にセツトされる。実行制
御部５６で命令の解読が行われ命令の処理が行わ
れるが、実行命令であることが解読されると、実
行命令識別フラグ５８がセツトされる（ステツプ
６０）。次に実行命令自身のアドレス（その時点
においてメモリアドレスレジスタ５１にセツトさ
れているアドレス）を演算処理部５７内のワーク
レジスタに退避する（ステツプ６１）。
実行制御部５６は第２図の場合と同様実行命令
のR2フイールドで指定される汎用レジスタを選
択して従属命令アドレス（Ｂ番地を示す）を得、
これを演算処理部５７を介してメモリアドレスレ
ジスタ５１にセツトする（ステツプ６２）。この
アドレスによつて読出された従属命令（内容４
３）はメモリデータレジスタ５２にセツトされる
（ステツプ６３）。次はステツプ６４に示すように
汎用レジスタ群５３の中から実行命令のR1フイ
ールドで指定された汎用レジスタ（内容４４）が
選択され、メモリデータレジスタ５２の従属命令
と汎用レジスタ群５３中の内容４４のものが演算
処理部５７において両者の第８番乃至第15番の８
ビツトの論理和をとることによつて実行される従
属命令の内容４５が得られこれがメモリデータレ
ジスタ５２に入力される。次に（ステツプ６５に
おいて）、メモリデータレジスタ５２へ格納され
ている内容４５の実行される従属命令を主メモリ
１の特定アドレス（あらかじめ定めておく）へ格
納する。
のR2フイールドで指定される汎用レジスタを選
択して従属命令アドレス（Ｂ番地を示す）を得、
これを演算処理部５７を介してメモリアドレスレ
ジスタ５１にセツトする（ステツプ６２）。この
アドレスによつて読出された従属命令（内容４
３）はメモリデータレジスタ５２にセツトされる
（ステツプ６３）。次はステツプ６４に示すように
汎用レジスタ群５３の中から実行命令のR1フイ
ールドで指定された汎用レジスタ（内容４４）が
選択され、メモリデータレジスタ５２の従属命令
と汎用レジスタ群５３中の内容４４のものが演算
処理部５７において両者の第８番乃至第15番の８
ビツトの論理和をとることによつて実行される従
属命令の内容４５が得られこれがメモリデータレ
ジスタ５２に入力される。次に（ステツプ６５に
おいて）、メモリデータレジスタ５２へ格納され
ている内容４５の実行される従属命令を主メモリ
１の特定アドレス（あらかじめ定めておく）へ格
納する。
その次は上記特定アドレスの値をメモリアドレ
スレジスタ５１にセツトし主メモリ１からの読出
し及びその読出した命令の実行が普通の命令と同
様に行われる（ステツプ６６，６７）。ステツプ
６７の実行が完了すると実行命令識別フラグ５８
がセツトされているため割込みが発生する。割込
が発生するとその処理はステツプ６８〜７０に示
すとおりの手順で行われる。すなわちステツプ６
８で実行命令識別フラグ５８がリセツトされ、ス
テツプ６１において演算処理部５７のワークレジ
スタに退避させてあつたアドレス（Ａ番地）に１
を加えた（Ａ＋１）番地のアドレスをメモリアド
レスレジスタ５１にセツトする（ステツプ６
９）。次にステツプ７０で命令の読出しを行い通
常の命令処理手順に戻る。
スレジスタ５１にセツトし主メモリ１からの読出
し及びその読出した命令の実行が普通の命令と同
様に行われる（ステツプ６６，６７）。ステツプ
６７の実行が完了すると実行命令識別フラグ５８
がセツトされているため割込みが発生する。割込
が発生するとその処理はステツプ６８〜７０に示
すとおりの手順で行われる。すなわちステツプ６
８で実行命令識別フラグ５８がリセツトされ、ス
テツプ６１において演算処理部５７のワークレジ
スタに退避させてあつたアドレス（Ａ番地）に１
を加えた（Ａ＋１）番地のアドレスをメモリアド
レスレジスタ５１にセツトする（ステツプ６
９）。次にステツプ７０で命令の読出しを行い通
常の命令処理手順に戻る。
実行命令は計算機のプログラムの中における出
現頻度の比較的低い命令であるが、命令の流れを
変更せずに主メモリの離れた位置にある命令を１
個実行できること、従属命令の命令フイールドを
変化する機能によつて、命令コード、レジスタ指
定、即値データ等を修飾できるなどの特徴があり
非常に有効な命令である。出現頻度の低い命令で
あるからその処理のためハードウエア量の増加を
必要とする従来の方法は綜合的に見て不経済であ
る。この発明によれば、増加するハードウエアと
しては実行命令識別フラグ５８だけで、其他はす
べて通常の命令処理に必要な機能だけで実行命令
の処理ができるので綜合的な経済性を向上するこ
とができる。またこの発明によれば、他の命令の
処理速度には何等の影響を与えることなく、実行
命令の処理速度だけが他の命令の処理速度に比し
遅くなるが、実行命令の出現頻度が比較的低いの
で綜合的な処理速度には大きな影響を与えること
はない。
現頻度の比較的低い命令であるが、命令の流れを
変更せずに主メモリの離れた位置にある命令を１
個実行できること、従属命令の命令フイールドを
変化する機能によつて、命令コード、レジスタ指
定、即値データ等を修飾できるなどの特徴があり
非常に有効な命令である。出現頻度の低い命令で
あるからその処理のためハードウエア量の増加を
必要とする従来の方法は綜合的に見て不経済であ
る。この発明によれば、増加するハードウエアと
しては実行命令識別フラグ５８だけで、其他はす
べて通常の命令処理に必要な機能だけで実行命令
の処理ができるので綜合的な経済性を向上するこ
とができる。またこの発明によれば、他の命令の
処理速度には何等の影響を与えることなく、実行
命令の処理速度だけが他の命令の処理速度に比し
遅くなるが、実行命令の出現頻度が比較的低いの
で綜合的な処理速度には大きな影響を与えること
はない。
なお、上記実施例では実行命令の内容４１が図
に示すようなものである例について説明したが、
実行命令の語長は２語以上であつてもよく、従属
命令アドレスも実行命令のフイールド中に即値で
書かれていてもよいし、従属命令のアドレスが主
メモリ内にあつてもよい。また、従属命令の変更
機能は、従属命令の全ビツト（たとえば第０番〜
第15番ビツト）に対して有効であつてもよい。な
お以上の説明では１語を16ビツトとして説明した
が１語のビツト数は任意のものでよい。
に示すようなものである例について説明したが、
実行命令の語長は２語以上であつてもよく、従属
命令アドレスも実行命令のフイールド中に即値で
書かれていてもよいし、従属命令のアドレスが主
メモリ内にあつてもよい。また、従属命令の変更
機能は、従属命令の全ビツト（たとえば第０番〜
第15番ビツト）に対して有効であつてもよい。な
お以上の説明では１語を16ビツトとして説明した
が１語のビツト数は任意のものでよい。
以上のように、この発明によればハードウエア
量を増加することなく実行命令を効率よく処理す
ることができる。
量を増加することなく実行命令を効率よく処理す
ることができる。
第１図は計算機における実行命令の処理過程を
示すフオーマツト図、第２図は従来のプログラム
制御方法を行う計算機の構成例を示すブロツク
図、第３図はこの発明の一実施例における計算機
の構成を示すブロツク図、第４図はこの発明の一
実施例におけるデータ処理の流れを示すフロー図
である。 １……主メモリ、３……CPU、４０……主メ
モリの内容、４１……実行命令の内容、４３……
従属命令の内容、４５……実行される従属命令の
内容、５０……命令レジスタ、５１……メモリア
ドレスレジスタ、５２……メモリデータレジス
タ、５３……汎用レジスタ群、５６……実行制御
部、５７……演算処理部、５８……実行命令識別
フラグ。なお、図中同一符号は同一又は相当部分
を示す。
示すフオーマツト図、第２図は従来のプログラム
制御方法を行う計算機の構成例を示すブロツク
図、第３図はこの発明の一実施例における計算機
の構成を示すブロツク図、第４図はこの発明の一
実施例におけるデータ処理の流れを示すフロー図
である。 １……主メモリ、３……CPU、４０……主メ
モリの内容、４１……実行命令の内容、４３……
従属命令の内容、４５……実行される従属命令の
内容、５０……命令レジスタ、５１……メモリア
ドレスレジスタ、５２……メモリデータレジス
タ、５３……汎用レジスタ群、５６……実行制御
部、５７……演算処理部、５８……実行命令識別
フラグ。なお、図中同一符号は同一又は相当部分
を示す。
Claims (1)
- １ メモリアドレスレジスタに設定したアドレス
によつて主メモリから命令レジスタに読出された
命令が実行制御部において実行命令であると解読
されたとき実行命令識別フラグをセツトし、上記
メモリアドレスレジスタの内容を退避する段階
と、上記実行命令から得られる従属命令アドレス
を上記メモリアドレスレジスタに設定して上記主
メモリからの従属命令を読出し、上記実行命令の
中の命令コードの変更を示すフイールドの指示に
従つて上記従属命令を変更し、この変更した従属
命令を上記主メモリの特定番地に格納する段階
と、上記特定番地のアドレスを上記メモリアドレ
スレジスタに設定し上記主メモリから上記特定番
地の内容を読出して実行する命令実行段階と、こ
の命令実行段階が終了したとき割込を発生して、
上記実行命令識別フラグをリセツトし、上記退避
したメモリアドレスレジスタの内容から次のメモ
リアドレスを算出し、この算出したメモリアドレ
スを上記メモリアドレスレジスタに設定し上記主
メモリの読出しを行う段階とを備えたプログラム
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7450781A JPS57189252A (en) | 1981-05-18 | 1981-05-18 | Program controlling method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7450781A JPS57189252A (en) | 1981-05-18 | 1981-05-18 | Program controlling method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57189252A JPS57189252A (en) | 1982-11-20 |
| JPS6229814B2 true JPS6229814B2 (ja) | 1987-06-29 |
Family
ID=13549299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7450781A Granted JPS57189252A (en) | 1981-05-18 | 1981-05-18 | Program controlling method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57189252A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008048466A (ja) * | 2006-08-10 | 2008-02-28 | Toyota Motor Corp | 回転電機 |
| US7882336B2 (en) * | 2007-02-01 | 2011-02-01 | International Business Machines Corporation | Employing a buffer to facilitate instruction execution |
-
1981
- 1981-05-18 JP JP7450781A patent/JPS57189252A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57189252A (en) | 1982-11-20 |
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