JPH08185354A

JPH08185354A - メモリ管理装置

Info

Publication number: JPH08185354A
Application number: JP32700894A
Authority: JP
Inventors: Tomofumi Nakayama; 智文中山; Yoshihiko Suzuki; 嘉彦鈴木; Masabumi Kamei; 正文亀井; Hisatsugu Tawara; 久嗣田原; Isamu Sato; 勇佐藤; Shiyoukiyou Kou; 松強黄; Hirohiko Tashiro; 浩彦田代; Noriyoshi Osozawa; 憲良遅沢; Akio Ito; 秋生伊藤; Akinobu Nishikata; 彰信西方
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1996-07-16

Abstract

(57)【要約】【目的】フラッシュＲＯＭの内容を書き換えるための特
別なメモリが不要で、しかも、書換中でもフラッシュＲ
ＯＭの内容にアクセスする。【構成】アドレスセレクタ１０４は、チップセレクト信
号１１２，１１３を、フラッシュＲＯＭ１０５，ＲＡＭ
１０６に対してそれぞれ出力する。ＣＰＵ１０３がアド
レスを出力すると、それは一旦アドレスセレクタ１０４
に入力され、チップセレクト信号と、アドレスバスとか
ら出力され、所望のロケーションにアクセスする。フラ
ッシュＲＯＭ１０５を書き換える場合、その内容を一旦
ＲＡＭ１０５に転送する。その後、アドレスセレクタ１
０４を制御して、アドレスをデコードして得られるチッ
プセレクト信号１１２と１１３とを入れ変え、ＲＡＭ１
０５をあたかもフラッシュＲＯＭであるかのように割り
付ける。その後、フラッシュＲＯＭの書換えを行う。こ
うすることで、フラッシュＲＯＭ１０５に格納されたデ
ータやプログラムを、その書換中であってもアクセスす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オンボードで書換可能
な不揮発性メモリ（例えばフラッシュメモリ等）を用い
て機器の制御を行なっている装置に関するものであり、
特に不揮発性メモリの内容を変更するメモリ管理装置に
関するものである。

【０００２】

【従来の技術】従来、オンボードで書き換え可能な不揮
発性メモリ（以下、単に不揮発性メモリと呼ぶ）を用い
た機器では、不揮発性メモリの内容変更を次の方法で行
なっていた。

【０００３】（１）外部機器から不揮発性メモリ内容を
変更するデータを受け取る為のプログラムを、書き換え
られる可能性のある不揮発性メモリ以外のメモリに搭載
する。そしてそのメモリに格納されたデータを受け取る
ためのプログラムを実行して外部からのデータを受け取
り不揮発性メモリの内容を変更する。

【０００４】（２）外部機器から不揮発性メモリ内容を
変更するデータを受け取る為のプログラムを不揮発性メ
モリに搭載している。次にデータを受け取る為のプログ
ラムを不揮発性メモリではないメモリに転送してからそ
のプログラムを実行して外部からのデータを受け取り不
揮発性メモリの内容を変更する。

【０００５】

【発明が解決しようとする課題】上記従来例（１）で
は、データを受け取る為のプログラムを搭載する専用の
メモリ、例えばＲＯＭが必要であり、コストアップとな
る。さらには、電子回路の規模が増大している現在、そ
のＲＯＭによってさかれる基板上のスペースも問題とな
る。

【０００６】従来例（２）では、データを受け取る為の
プログラムを不揮発性メモリ上に格納しており、書換が
必要な時に別のメモリに転送してから転送されたこの受
け取りプログラムを実行して不揮発性メモリの変更デー
タを受け取り不揮発性メモリの内容変更を行なってい
る。しかし、この様な構成にするとＣＰＵの割り込み機
能を使用する事ができなくなるという問題がある。それ
というのは、ＣＰＵの割り込みアドレスには通常不揮発
性メモリを割り付けている為、不揮発性メモリを書換へ
中には不揮発性メモリをアクセスする事はできないため
である。この事により、割り込み処理を利用した受け取
りプログラムを作成する事ができないと云う問題点があ
る。例えば、制御機器のエラー検出用として割り込みを
使用している場合、不揮発性メモリ内容変更中はエラー
を検出できない事となる。

【０００７】本発明は上記従来例に鑑みてなされたもの
で、回路規模の増大を抑えた上、割り込みアドレスが割
り付けられた不揮発性メモリの書き換え中であっても、
割り込み処理を通常通り実行できるメモリ管理装置を提
供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明のメモリ管理装置は次のような構成からなる。
すなわち、外部機器からの不揮発性メモリ内容を変更す
るデータを受け取る為のプログラムを不揮発性メモリ内
のメモリに搭載し、変更データを受け取る前にデータを
受け取る為のプログラムを不揮発性メモリ外のメモリに
転送する。メモリのアドレスを切り替え制御する手段を
設け、転送後アドレス切り替え以後そのアドレスでデー
タの変更を行ない不揮発性メモリのデータを更新する。

【０００９】また、書き換え可能な不揮発性メモリを有
するメモリ管理装置であって、前記不揮発性メモリを含
む複数の独立した管理単位を有する記憶手段と、プログ
ラムを含む前記不揮発性メモリの内容を他の所定の管理
単位に複写する複写手段と、前記管理単位ごとにアドレ
スの割り付けを変更する変更手段と、前記所定の管理単
位に複写されたプログラムを実行する実行手段とを備え
る。

【００１０】さらに、所定のプログラムを格納する書換
え可能な不揮発性メモリと、読出し及び書込みが可能な
ＲＡＭとを含む記憶手段と、該記憶手段により記憶され
るプログラムを実行する実行手段と、前記不揮発性メモ
リの内容を前記ＲＡＭに転送する手段と、前記不揮発性
メモリに割りあてられたアドレスと前記ＲＡＭに割りあ
てられたアドレスとを交換する交換手段と、を備え、前
記実行手段は、前記交換手段により交換されたアドレス
を用いて、前記ＲＡＭに転送されプログラムを実行す
る。

【００１１】

【作用】上記構成により、プログラムを含む前記不揮発
性メモリの内容を他の所定の管理単位に複写し、前記管
理単位ごとにアドレスの割り付けを変更して、前記所定
の管理単位に複写されたプログラムを実行する。

【００１２】

【実施例】

［実施例１］図１に本実施例のメモリ管理システムを搭
載した装置のブロック図を示す。

【００１３】図において、１０１は電源であり、電子回
路ボード１０２に電源を供給している。１０３は機器の
制御を行なっているＣＰＵである。１０４はアドレスを
制御するアドレスセレクタである。１０９はＣＰＵから
のアドレスバスであり、アドレスセレクタ１０４に接続
される。１１０はアドレスセレクタ１０４の出力であり
アドレスを出力している。１１１はＣＰＵ１０３のデー
タバスである。１０５は不揮発性メモリであり本実施例
ではフラッシュＲＯＭである。１０６はＲＡＭである。
１０７は外部との通信を行なったり負荷を駆動する為の
Ｉ／Ｏである。１０８は機器の異常を検出する為の異常
検出部であり、ＣＰＵ１０３の割り込み端子に接続され
ている。１１２，１１３，１１４はフラッシュＲＯＭ１
０５，ＲＡＭ１０６，Ｉ／Ｏ１０７各々に接続されてい
るチップセレクト（ＣＳ）信号である。１１６はボード
１０２に接続されるホストコンピュータであり、フラッ
シュＲＯＭ１０５の変更データを送ってくる。１１５は
電源の入力にあるメインスイッチ（ＳＷ）であり、Ｉ／
Ｏ１０７の出力信号と接続しており、異常検知部１０８
からの信号をＣＰＵ１０３が検出すると、フラッシュＲ
ＯＭ１０５に格納された割り込み処理プログラムを実行
してメインＳＷ１１５をＯＦＦする構成となっている。

【００１４】図２に、異常検出部１０８により異常が検
出された際の割り込み処理のフローチャートを示す。ま
ず、割り込みを検出すると、ステップＳ２０１にて割り
込みアドレスの１０（Ｈ）に制御が移る。後述するよう
に、アドレス１０（Ｈ）は、通常時にはフラッシュＲＯ
Ｍ１０５に割り当てられている。次に、ステップＳ２０
２にてＩ／Ｏ１０７を介してメインＳＷ１１５をＯＦＦ
し、ステップＳ２０３にて元の処理にリターンする。

【００１５】図３に、各メモリ及びＩ／Ｏに対するアド
レスの割りつけと、アドレス入力に対してアドレスセレ
クタ１０４より出力されるチップセレクト信号１１２，
１１３，１１４の値を示す。

【００１６】図３（ａ）に示したように、フラッシュＲ
ＯＭ１０５とＲＡＭ１０６とは、通常時とフラッシュＲ
ＯＭの内容の変更時（単に変更時と呼ぶ）でアドレスの
割り当てが変えられる。通常時には、フラッシュＲＯＭ
に対しては０〜０ＦＦＦＦＨが、ＲＡＭに対しては１０
０００Ｈ〜１ＦＦＦＦＨがアドレスとして割り当てら
れ、フラッシュＲＯＭ内容変更時には、フラッシュＲＯ
Ｍに対しては１００００Ｈ〜１ＦＦＦＦＨが、ＲＡＭに
対しては０〜０ＦＦＦＦＨがアドレスとして割り当てら
れる。Ｉ／Ｏ空間は、通常時／変更時を問わず２０００
Ｈ〜２ＦＦＦＦＨとなっている。

【００１７】また、図３（ｂ）には、図３（ａ）に示し
たメモリ割り付けを実現するための、フラッシュＲＯＭ
１０５，ＲＡＭ１０６，Ｉ／Ｏ１０７それぞれに対する
チップセレクト信号１１２，１１３，１１４の値を示し
ている。すなわち、ＣＰＵ１０３から出力されるアドレ
スの値が０〜０ＦＦＦＦＨの場合には、通常時であれば
ＣＳ１１２を“１”としてその他を“０”とし、フラッ
シュ変更時にはＣＳ１１３を“１”としてその他を
“０”とする。また、ＣＰＵ１０３からのアドレスが１
００００Ｈ〜１ＦＦＦＦＨの場合には、通常時であれば
ＣＳ１１３を“１”としてその他を“０”とし、フラッ
シュ変更時にはＣＳ１１２を“１”としてその他を
“０”とする。ＣＰＵ１０３からのアドレスが２０００
０Ｈ〜２ＦＦＦＦＨの場合には、ＣＳ１１４を“１”と
してその他を“０”とする。

【００１８】このようにチップセレクト信号を制御する
ことで、図３（ａ）のメモリ割り付けを実現できる。

【００１９】図３に示したメモリ割り付けを実現するた
めに、アドレスセレクタ１０４を、図５に示したそのブ
ロック図を参照して説明する。

【００２０】図において、１１１はＣＰＵ１０３のデー
タバスである。レジスタ５０２には所定のアドレスが割
り付けられており、アドレスデコーダ５０２でデコード
された信号５０８及び書き込み信号５０９により書込み
可能となる（書込み信号５０９は負論理）。１０９はＣ
ＰＵ１０３のアドレスバスである。アドレスバス１０９
はアドレスデコーダ部５０２に接続されており、アドレ
スデコーダ５０２からはアドレスをデコードした信号５
０６，５０７，１１４，５０８が出力される。信号５０
６は入力アドレスが００００（Ｈ）〜０ＦＦＦＦ（Ｈ）
の場合に“１”となり、信号５０７入力はアドレスが１
００００（Ｈ）〜１ＦＦＦＦ（Ｈ）の場合に“１”とな
る。信号５０６はセレクタ回路５０３のＡポートとセレ
クタ５０４のＢポートに入力される。信号５０７はセレ
クタ回路５０３のＢポートとセレクタ５０４のＡポート
に入力される。

【００２１】信号５０８は、レジスタ５０１を示す所定
のアドレスが入力された場合に“１”となる信号であ
り、ＣＰＵの書き込み信号５０９との論理積をとられて
レジスタ５０の書き込みアドレスを決めている。レジス
タ５０１の出力５０５はセレクタ５０３，５０４の選択
信号に接続されている。選択信号５０５として例えばレ
ジスタ５０１の最下ビットを出力すれば、ＣＰＵ１０３
がレジスタ５０１を指定して最下ビットが１のデータ、
例えば“１”を書込んだ場合に選択信号５０５は１とな
り、最下ビットが０のデータ、例えば“０”を書込んだ
場合には選択信号５０５は０となる。こうすることで、
セレクタ５０３，５０４は、選択信号５０５の値に応じ
て、それぞれ信号５０６，５０５の対または信号５０
５，５０６の対をＣＳ信号１１２，１１３として出力す
る。

【００２２】例えば、セレクタ５０３，５０４は選択信
号５０５が“１”の場合にポートＡを、“０”の場合に
ポートＢを出力するとする。レジスタ５０１に書込んだ
値が“１”であればポートＡが出力されるため、セレク
タ５０３からは信号５０６が、セレクタ５０４からは信
号５０７が出力される。一方、レジスタ５０１に“０”
を書込んでおけば、セレクタ５０３からは信号５０７
が、セレクタ５０４からは信号５０６が出力される。前
述したように、信号５０６はアドレスが０〜０ＦＦＦＦ
Ｈで“１”となり、信号５０７はアドレスが１００００
Ｈ〜１ＦＦＦＦＨで“１”となるため、通常時にはレジ
スタ５０１に“１”を書込んでおき、フラッシュＲＯＭ
の内容の変更時にはレジスタ５０１に“０”を書込んで
おけば、図３（ｂ）に示したＣＳ信号出力を実現でき
る。

【００２３】また、アドレス信号の下位１６ビット（Ａ
15〜Ａ0）をアドレスセレクタ１０４からのアドレスバ
ス１１０としてフラッシュＲＯＭ１０５，ＲＡＭ１０
６，Ｉ／Ｏ１０７のアドレス入力に供給すれば、図３
（ａ）に示すアドレス割り当てを実現できる。

【００２４】図４にフラッシュＲＯＭの変更時のＣＰＵ
１０３による処理手順のフローチャートを示す。なお、
通常時には、レジスタ５０１は“１”であり、通常のア
ドレス割り当てとなっている。

【００２５】まず、ステップＳ４０２にてＣＰＵ１０３
が書換を要求する場合、ステップＳ４０４へと進む。要
求していない場合にはステップＳ４０３へと進み、通常
処理をステップＳ４０３で行なってからステップＳ４０
２へと戻る。

【００２６】一方、ステップＳ４０４では、フラッシュ
ＲＯＭ１０５内に格納されている、フラッシュＲＯＭを
書き換えるための書換プログラムをＲＡＭ１０６に転送
する。転送を終了すると、ステップＳ４０５にてアドレ
スセレクタ１０４によるアドレスの設定を行なう。メモ
リの割り付けとしては、図３（ａ）に示される「変更時
アドレス割り当て」となる。図５の説明に即していえ
ば、レジスタ５０１を指定してデータ“０”を書き込む
ことで、図３（ｂ）の変更時メモリ割り当てとなる。こ
のようにアドレス空間を再設定した為に、フラッシュＲ
ＯＭ１０５に格納されていた割り込みプログラムはＲＡ
Ｍに複写されるが、フラッシュＲＯＭ１０５とＲＡＭ１
０６とのアドレス割り付けをいれ変えたために、割り込
みアドレスはＲＡＭ１０６上に形成される事となる。

【００２７】次に、ステップＳ４０６でホストコンピュ
ータ１１６から変更データを受け取り、フラッシュＲＯ
Ｍ１０５のデータを変更する。ステップＳ４０７で書込
みが終了したかをチェックし、終了していない場合ステ
ップＳ４０６へと戻る。終了した場合はステップＳ４０
８へと進み、アドレスセレクタ１０４を元に戻す。すな
わち、レジスタ５０１に再び“１”を書込み、ステップ
Ｓ４０１へと戻る。

【００２８】以上のようにメモリのアドレス割り付けを
管理することで、実施例のメモリ管理装置は、フラッシ
ュＲＯＭを書き換えるためのプログラムを格納するメモ
リを特別に用意する必要が無い。また、フラッシュＲＯ
Ｍに格納されたプログラムのアドレスを変えずにＲＡＭ
にコピーして実行することができるため、フラッシュＲ
ＯＭの書換中であってもフラッシュＲＯＭに格納され割
り込み処理等のプログラムを実行できる。これにより、
異常処理等、緊急性の高い処理や、データの取込等、リ
アルタイム性の高い処理を停止させること無く実行でき
る。

【００２９】［実施例２］図６に実施例２のブロック図
を示して説明する。本実施例の装置は、実施例１で説明
した機能に加えて、ＲＡＭの所定領域を、書き込み禁止
領域として設定することができるというものである。

【００３０】図において、１０１は電源であり、１０２
のボードに電源を供給している。１０３は機器の制御を
行なっているＣＰＵである。６０４はアドレスを制御す
るアドレスセレクタである。１０９はＣＰＵからのアド
レスバスであり、６０４に接続される。１１０はアドレ
スセレクタ６０４の出力であり、アドレスを出力してい
る。１１１はＣＰＵ１０３のデータバスである。１０５
は不揮発性メモリであり本実施例ではフラッシュＲＯＭ
である。１０６はＲＡＭである。１０７は外部との通信
を行なったり負荷を駆動する為のＩ／Ｏである。１０８
は機器の異常を検出する為の異常検出部であり、ＣＰＵ
１０３の割り込み端子に接続されている。１１２，１１
３，１１４はフラッシュＲＯＭ，ＲＡＭ，Ｉ／Ｏ各々に
接続されているチップセレクト信号である。１１６は実
施例１の機器に接続されるホストコンピュータであり、
フラッシュＲＯＭ１０５の変更データを送ってくる。１
１５は電源の入力にあるメインＳＷであり、Ｉ／Ｏの出
力信号と接続しており、異常検知部１０８からの信号を
ＣＰＵが検出するとメインＳＷ１１５をＯＦＦする構成
となっている。５０９はＣＰＵの書き込み信号であり、
アドレスセレクタ６０４に入力される。６０２はアドレ
スセレクタ６０４からのＲＡＭ１０６に対する書き込み
制御信号である。

【００３１】図７にアドレスセレクタ６０４のブロック
図を示し説明する。実施例１と同じ参照番号の部分の説
明は省略する。

【００３２】７０１はウィンドコンパレータであり、Ｃ
ＰＵより上下限アドレスをデータバスを介して設定でき
る構成と成っている。ウインドウコンパレータ７０１
は、入力されたアドレスが設定された上下限の間にあれ
ば“０”となり、そうでなければ“１”となる。ウイン
ドウコンパレータ７０１からの出力は、書き込み信号５
０９とゲート７０２により論理積がとられ、ＲＡＭ１０
６に対する書き込み信号６０２となる。動作としては、
設定された上下限の間にある値のアドレスが入ってきた
場合、ウインドウコンパレータ７０１の出力はＬＯＷ
（“０”）にセットされる。この出力と、書き込み信号
５０９の反転信号との論理積をＮＡＮＤゲート７０２か
ら書き込み信号６０２としてＲＡＭ１０６に出力する。
このようにすることで、ウインドウコンパレータ７０１
の出力がＬＯＷ（“０”）セット中には、書き込み信号
６０２はすべてＨＩ（“１”）となって出力される。つ
まり、ウインドウコンパレータ７０１にセットされたア
ドレス範囲内については、ＲＡＭ１０６の書き込み信号
６０２はＨＩとなり、ＲＡＭ１０６のデータは書き換え
られない。一方、アドレスがウインドウコンパレータ７
０１にセットされた範囲の外である場合には、コンパレ
ータ７０１の出力は“１”となり、ゲート７０２の出力
は書き込み信号５０９の値そのままとなり、書き込むこ
とができる。

【００３３】本実施例では、ウインドウコンパレータ７
０１でセットされるアドレスは、ＲＡＭ１０６内での相
対アドレスであれば良い。すなわち、ＲＡＭ１０６に対
してどのアドレスが割りあてられているかに関らず、０
〜０ＦＦＦＦＨの範囲で所望の値を指定すればよい。

【００３４】上記構成の装置を制御する手順を図８のフ
ローチャートで説明する。図８は、図４に於けるステッ
プＳ４０５のアドレス設定時に、ＲＡＭの上下限アドレ
スを設定するステップＳ８０１を追加するだけである。
ここで注意する事は、ステップＳ８０１では、ＲＡＭ１
０６のすべての空間に対して設定するのではなく、書込
みを禁止したい領域、例えばプログラムの格納された領
域を設定するということである。

【００３５】以上のように構成することで、実施例１に
記載した効果を得ることができることに加えて、本実施
例の装置は、フラッシュＲＯＭ１０５からＲＡＭ１０６
に転送したデータに対して、所望の領域を書き込み禁止
領域として設定できるため、割り込み処理プログラム
等、本来ＲＯＭに固定されているべきデータを、不本意
なデータ書込みによる破壊から保護することができる。

【００３６】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。

【００３７】

【発明の効果】以上説明してきたように、本発明に係る
メモリ管理装置は、書換可能な不揮発性メモリのデータ
を変更しているための特別なメモリを必要としない。ま
た、書き換え可能な不揮発性メモリの内容を変更してい
る場合にも割り込み処理が可能である。そのため、異常
処理などが遅滞なく処理され、機器の信頼性を向上する
ことができる。さらには、割り込み処理によってデータ
の更新処理など、リアルタイム処理が停止しないため、
データの取りこぼしと云った事が無くなる。

【００３８】さらに、データ書換のプログラムをＲＡＭ
に展開し実行する系では、データ更新中ＲＡＭに対して
所望の領域を書き込み禁止にできるため、より信頼性を
向上することができる。

【００３９】

【図面の簡単な説明】

【図１】実施例１の装置のブロック図である。

【図２】異常処理のフローチャートである。

【図３】メモリの割り付けおよびチップセレクト信号の
割り付けを示す図である。

【図４】実施例１のフラッシュＲＯＭ変更時のフローチ
ャートである。

【図５】実施例１のアドレスセレクタのブロック図であ
る。

【図６】実施例２の装置のブロック図である。

【図７】実施例２のアドレスセレクタのブロック図であ
る。

【図８】実施例２のフラッシュＲＯＭ変更時のフローチ
ャートである。

【符号の説明】

１０１電源１０２ボード１０３ＣＰＵ１０４アドレスセレクタ１０５フラッシュＲＯＭ１０６ＲＡＭ１０７Ｉ／Ｏ

───────────────────────────────────────────────────── フロントページの続き (72)発明者田原久嗣東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者佐藤勇東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者黄松強東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者田代浩彦東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者遅沢憲良東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者伊藤秋生東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者西方彰信東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】書き換え可能な不揮発性メモリを有する
メモリ管理装置であって、前記不揮発性メモリを含む複数の独立した管理単位を有
する記憶手段と、プログラムを含む前記不揮発性メモリの内容を他の所定
の管理単位に複写する複写手段と、前記管理単位ごとにアドレスの割り付けを変更する変更
手段と、前記所定の管理単位に複写されたプログラムを実行する
実行手段と、を備えることを特徴とするメモリ管理装
置。
【請求項２】外部装置からデータを受信する受信手段
を更に備え、前記実行手段により実行されるプログラム
は、受信したデータを前記不揮発性メモリに書き込むこ
とを特徴とする請求項１に記載のメモリ管理装置。
【請求項３】前記実行手段は、前記所定の管理単位に
複写された割り込み処理プログラムを実行することを特
徴とする請求項１又は２に記載のメモリ管理装置。
【請求項４】前記実行手段により実行されるプログラ
ムは、前記受信したデータの不揮発性メモリへの書込み
を終了した場合に、前記変更手段により前記管理単語と
のアドレスの割り付けを元に戻すことを特徴とする請求
項２に記載のメモリ管理装置。
【請求項５】前記所定の管理単位において、所望の記
憶領域を書き込み禁しにする手段を更に備えることを特
徴とする請求項１乃至４のいずれかに記載のメモリ管理
装置。
【請求項６】所定のプログラムを格納する書換え可能
な不揮発性メモリと、読出し及び書込みが可能なＲＡＭ
とを含む記憶手段と、該記憶手段により記憶されるプログラムを実行する実行
手段と、前記不揮発性メモリの内容を前記ＲＡＭに転送する手段
と、前記不揮発性メモリに割りあてられたアドレスと前記Ｒ
ＡＭに割りあてられたアドレスとを交換する交換手段
と、を備え、前記実行手段は、前記交換手段により交換
されたアドレスを用いて、前記ＲＡＭに転送されプログ
ラムを実行することを特徴とするメモリ管理装置。