JPS6310234A - 割込み処理装置 - Google Patents
割込み処理装置Info
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- JPS6310234A JPS6310234A JP61154650A JP15465086A JPS6310234A JP S6310234 A JPS6310234 A JP S6310234A JP 61154650 A JP61154650 A JP 61154650A JP 15465086 A JP15465086 A JP 15465086A JP S6310234 A JPS6310234 A JP S6310234A
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- Japan
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- address
- program
- data
- circuit
- counter
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Links
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 15
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピューター、特に割込み制御回路に関する
。
。
従来、コンピューターはマスクＲＯＭにプログラムを書
き込みデーター処理を行っていた。該マスクＲＯＭは再
書き込みが不可能なメモリーのためプログラムが一但書
き込まれた状態ではプログラムを修正出来ないため、上
記プログラムにバグを発見した場合には再度バグを補正
したプログラム全体をマスクＲＯＭ化しなければならず
、バグを補正したプログラムをマスクＲＯＭにするため
に日数がかかる等の問題があった。
き込みデーター処理を行っていた。該マスクＲＯＭは再
書き込みが不可能なメモリーのためプログラムが一但書
き込まれた状態ではプログラムを修正出来ないため、上
記プログラムにバグを発見した場合には再度バグを補正
したプログラム全体をマスクＲＯＭ化しなければならず
、バグを補正したプログラムをマスクＲＯＭにするため
に日数がかかる等の問題があった。
本発明は上記事項に鑑みなされたものでマスクＲＯＭの
プログラムにバグが存在する場合にあっても割込み処理
により上記マスクＲＯ＞Ａをそのまま使用した状態で正
常なプログラムを実行可能ならしめることにあり、その
構成としてバグを補正する補助プログラム及び該補助プ
ログラムの先頭アドレスデーターが書き込まれたサブメ
“そり−と上記先頭アドレスデーターが書き込まれてい
るサブメモリーのアドレスを指定するアドレス発生回路
を設け、かつマスクＲＯＭのプログラムにおける上記バ
グのアドレスデーターを設定回路に設定、プログラムカ
ウンターのアドレスデーターが設定回路に設定されてい
る上記バグのアドレスデーターとなった際に上記アドレ
ス発生回路によりサブメモリーの先頭アドレスデーター
が書き込まれているアドレスを指定し先頭アドレスデー
ターをプログラムカウンターに設定する様にしたもので
ある。
プログラムにバグが存在する場合にあっても割込み処理
により上記マスクＲＯ＞Ａをそのまま使用した状態で正
常なプログラムを実行可能ならしめることにあり、その
構成としてバグを補正する補助プログラム及び該補助プ
ログラムの先頭アドレスデーターが書き込まれたサブメ
“そり−と上記先頭アドレスデーターが書き込まれてい
るサブメモリーのアドレスを指定するアドレス発生回路
を設け、かつマスクＲＯＭのプログラムにおける上記バ
グのアドレスデーターを設定回路に設定、プログラムカ
ウンターのアドレスデーターが設定回路に設定されてい
る上記バグのアドレスデーターとなった際に上記アドレ
ス発生回路によりサブメモリーの先頭アドレスデーター
が書き込まれているアドレスを指定し先頭アドレスデー
ターをプログラムカウンターに設定する様にしたもので
ある。
第１図は本発明に係るコンピューター処理装置の一実施
例を示す回路図である。
例を示す回路図である。
尚、該第１図はマイクロコンピュータ−の要部構成を示
しているものである。
しているものである。
図において、１はコンピューターがプログラムに従って
実行する命令のアドレスを指定するプログラムカウンタ
ーで、該カウンターには現在実行中のアドレスの次のア
ドレスデーターが形成される。
実行する命令のアドレスを指定するプログラムカウンタ
ーで、該カウンターには現在実行中のアドレスの次のア
ドレスデーターが形成される。
７は各アドレスに命令が格納されているマスクＲＯＭで
プログラムカウンター１にてマスクＲＯＭのアドレスが
指定され指定アドレスの命令が実行される。
プログラムカウンター１にてマスクＲＯＭのアドレスが
指定され指定アドレスの命令が実行される。
３０はアキュムレーターレジスター、Ｂレジスター、Ｃ
レジスター等の内部レジスターでパスライン（アドレス
バス、データーバス）３１を介してデーター等の転送が
行なわれ演算処理やデーター処理が実行される。
レジスター等の内部レジスターでパスライン（アドレス
バス、データーバス）３１を介してデーター等の転送が
行なわれ演算処理やデーター処理が実行される。
２は外部操作にて任意のアドレスを設定可能なアドレス
設定回路で、該アドレス設定回路は不揮発性メモリーに
て形成される。３は上記プログラムカウンターのアドレ
スデーターとアドレス設定回路にて設定されたアドレス
データーとの一致を検出する一致検出回路で、上記カウ
ンターｌのアドレスデーターが設定回路に設定されたア
ドレスデーターと一致した際にハイレベル（以下“Ｈ”
と称す。）を送出する。４は外部から割込み制御の可・
否データーが設定される割込み制御回路で、該回路は不
揮発性メモリーにて構成される。
設定回路で、該アドレス設定回路は不揮発性メモリーに
て形成される。３は上記プログラムカウンターのアドレ
スデーターとアドレス設定回路にて設定されたアドレス
データーとの一致を検出する一致検出回路で、上記カウ
ンターｌのアドレスデーターが設定回路に設定されたア
ドレスデーターと一致した際にハイレベル（以下“Ｈ”
と称す。）を送出する。４は外部から割込み制御の可・
否データーが設定される割込み制御回路で、該回路は不
揮発性メモリーにて構成される。
５は上記一致検出回路３の出力及び割込み制御回路の出
力を検知し、両回路から“Ｈ”が送出された際に割込み
信号（“Ｈ”）を送出するアンドゲートである。該アン
ドゲート５の出力はプログラムカウンター１割込みベク
トルアドレス発生回路４０、スタック制御回路２０に接
続されている。
力を検知し、両回路から“Ｈ”が送出された際に割込み
信号（“Ｈ”）を送出するアンドゲートである。該アン
ドゲート５の出力はプログラムカウンター１割込みベク
トルアドレス発生回路４０、スタック制御回路２０に接
続されている。
８は内部及び外部からプログラムデーターの書き込み可
能なＥＥＰＲＯＭ、９はデーター格納用ＲＡＭで、上記
マスクＲＯＭ７、ＥＥＰＲＯＭ８と共にメモリー回路を
構成している。
能なＥＥＰＲＯＭ、９はデーター格納用ＲＡＭで、上記
マスクＲＯＭ７、ＥＥＰＲＯＭ８と共にメモリー回路を
構成している。
４０は割込みベクトルアドレス発生回路で、該回路には
ＥＥＰＲＯＭ８のアドレスエリアであるアドレスＦＦＦ
Ｏ〜ＦＦＦＦのうち所定のアドレスデーターが設定され
ている。該アドレスエリアＦＦＦＯ〜ＦＦＦＦはＥＥＰ
ＲＯＭのアドレスエリアである割込み処理用のアドレス
エリア９０００〜９ＦＦＦを指定するためのアドレスエ
リアである。
ＥＥＰＲＯＭ８のアドレスエリアであるアドレスＦＦＦ
Ｏ〜ＦＦＦＦのうち所定のアドレスデーターが設定され
ている。該アドレスエリアＦＦＦＯ〜ＦＦＦＦはＥＥＰ
ＲＯＭのアドレスエリアである割込み処理用のアドレス
エリア９０００〜９ＦＦＦを指定するためのアドレスエ
リアである。
第２図は上記ＥＥＰＲＯＭのアドレスエリアを示す説明
図であり、該ＥＥＰＲＯＭのアドレスエリア９０００〜
９ＦＦＦまでのエリアは割込み処理用のプログラム格納
エリアとして割ふられ、又、アドレスエリアＦＦＦＯ〜
ＦＦＦＦは割込み処理用プログラムアドレスエリア指定
用のアドレスエリアとして割ふられている。
図であり、該ＥＥＰＲＯＭのアドレスエリア９０００〜
９ＦＦＦまでのエリアは割込み処理用のプログラム格納
エリアとして割ふられ、又、アドレスエリアＦＦＦＯ〜
ＦＦＦＦは割込み処理用プログラムアドレスエリア指定
用のアドレスエリアとして割ふられている。
上記ベクトルアドレス発生回路には上記アドレスエリア
ＦＦＦＯ〜ＦＦＦＦまでの所定のアドレスを指定する任
意のアドレスデーターが外部から設定され、後述の割込
み動作時にはベクトルアドレス発生回路４０に指定され
ているアドレスデーター（ＦＦＦＯ〜ＦＦＦＦ）がパス
ライン３１を介してプログラムカウンターｌに入力し、
該カウンターにてＥＥＰＲＯＭ８の上記アドレスＦＦＦ
Ｏ−ＦＦＦＦが指定され、該指定アドレスに書き込まれ
ているアドレスデーターがパスラインを介してプログラ
ムカウンター１にフェッチされ、該カウンターｌにフェ
ッチされたアドレスデーターがパスラインに送出される
。これにてアドレスが指定され、指定アドレスの命令が
実行される。
ＦＦＦＯ〜ＦＦＦＦまでの所定のアドレスを指定する任
意のアドレスデーターが外部から設定され、後述の割込
み動作時にはベクトルアドレス発生回路４０に指定され
ているアドレスデーター（ＦＦＦＯ〜ＦＦＦＦ）がパス
ライン３１を介してプログラムカウンターｌに入力し、
該カウンターにてＥＥＰＲＯＭ８の上記アドレスＦＦＦ
Ｏ−ＦＦＦＦが指定され、該指定アドレスに書き込まれ
ているアドレスデーターがパスラインを介してプログラ
ムカウンター１にフェッチされ、該カウンターｌにフェ
ッチされたアドレスデーターがパスラインに送出される
。これにてアドレスが指定され、指定アドレスの命令が
実行される。
よって、例えばベクトルアドレス発生回路に予めアドレ
スデーターとしてＥＥＰＲＯＭ８のアドレスエリアのう
ち所定のアドレスデーターとしてＦＦＦＯ。
スデーターとしてＥＥＰＲＯＭ８のアドレスエリアのう
ち所定のアドレスデーターとしてＦＦＦＯ。
ＦＦＦＩを設定して置き、又、該アドレスエリアＦＦＦ
Ｏ。
Ｏ。
ＦＦＦＩに第２図に示す如くアドレスエリア９０００を
指定するためのデーター９０００を外部から書き込んで
置けば、割込み動作時にＥＥＰＲＯＭ８のアドレス９０
００番地が指定され、９０００番地以後の番地の命令が
実行されることとなる。２０はスタック制御回路であり
、該回路は後述の割り込み動作時に割込み実行時のプロ
グラムカウンター１のアドレスデーター及びレジスター
３０に格納されていたデーターをＲＡＭ９の所定アドレ
ス部に一時退避させると共に割込み復帰命令にてＲＡＭ
９に退避していたデーターを再度プログラムカウンター
１及びレジスター３０に戻すためのものである。この構
成にて割込み処理時にそれ以前の処理データーが破壊さ
れることな（割込み処置後復元出来るものである。
指定するためのデーター９０００を外部から書き込んで
置けば、割込み動作時にＥＥＰＲＯＭ８のアドレス９０
００番地が指定され、９０００番地以後の番地の命令が
実行されることとなる。２０はスタック制御回路であり
、該回路は後述の割り込み動作時に割込み実行時のプロ
グラムカウンター１のアドレスデーター及びレジスター
３０に格納されていたデーターをＲＡＭ９の所定アドレ
ス部に一時退避させると共に割込み復帰命令にてＲＡＭ
９に退避していたデーターを再度プログラムカウンター
１及びレジスター３０に戻すためのものである。この構
成にて割込み処理時にそれ以前の処理データーが破壊さ
れることな（割込み処置後復元出来るものである。
次いで、第１図実施例の動作にって説明する。
今、マスクＲＯＭ７アドレス１９６〜２０２の命令とし
て第３図（ａ）の命令が書き込まれているものとする。
て第３図（ａ）の命令が書き込まれているものとする。
このマスクＲＯＭ７の上記アドレス１９６〜２０２の命
令として本来第３図（ｂ）の如（アドレス１９９の命令
の後に命令ＬＤＡＡ ＤＡＴＡ２ ： ５ＴＡＡ ＭＥ
ＭＯ２を実行した後、アドレス２００の命令を実行する
プログラムが正しいプログラムであったとすると、マス
クＲＯＭ ？’のアドレス１９９と２００間にバグが生
じていることとなる。
令として本来第３図（ｂ）の如（アドレス１９９の命令
の後に命令ＬＤＡＡ ＤＡＴＡ２ ： ５ＴＡＡ ＭＥ
ＭＯ２を実行した後、アドレス２００の命令を実行する
プログラムが正しいプログラムであったとすると、マス
クＲＯＭ ？’のアドレス１９９と２００間にバグが生
じていることとなる。
このバグを発見した場合、ＥＥＰＲＯＭ８にプログラム
を追加してバグを補正する。
を追加してバグを補正する。
即ち、上記の場合はアドレス１９９と２００との間にバ
グがあるため、アドレス設定回路にアドレスデーター２
００を設定すると共に割込み制御回路４をセットする。
グがあるため、アドレス設定回路にアドレスデーター２
００を設定すると共に割込み制御回路４をセットする。
又、ベクトルアドレス発生回路４０に設定されたアドレ
スデーターＦＦＦＯ，ＦＦＦＩにて指定されるＥＥＦＲ
ＯＭ８のアドレスエリアＦＦＦＯ，ＦＦＦＩに割込み処
理用プログラムの先頭アドレスデーターを設定する。
スデーターＦＦＦＯ，ＦＦＦＩにて指定されるＥＥＦＲ
ＯＭ８のアドレスエリアＦＦＦＯ，ＦＦＦＩに割込み処
理用プログラムの先頭アドレスデーターを設定する。
今、割込み処理用プログラムをＥＥＦＲＯＭ８のエリア
９０００以後に設定したとする。この場合は上記アドレ
スＦＦＦＯ，ＦＦＦＩにアドレス９０００を指定するた
めのデーターを第２図の如く設定する。又、このアドレ
ス９０００以後（９０００〜９００４）に第２図の如（
追加プログラムを書き込む。
９０００以後に設定したとする。この場合は上記アドレ
スＦＦＦＯ，ＦＦＦＩにアドレス９０００を指定するた
めのデーターを第２図の如く設定する。又、このアドレ
ス９０００以後（９０００〜９００４）に第２図の如（
追加プログラムを書き込む。
この様にして割込み用各データーを設定した後、マイク
ロコンピュータ−を作動させると、アドレス１９９まで
の処理がマスクＲＯＭ７に書き込まれたプログラムに従
って処理される。又、プログラムカウンターｌのデータ
ーが２００となると一致検出回路から“Ｈ″が送出され
るので、アンドゲート５から“Ｈ”が送出されスタック
制御回路２０及びベクトルアドレス発生回路に割込み信
号としての“Ｈ”が入力される。
ロコンピュータ−を作動させると、アドレス１９９まで
の処理がマスクＲＯＭ７に書き込まれたプログラムに従
って処理される。又、プログラムカウンターｌのデータ
ーが２００となると一致検出回路から“Ｈ″が送出され
るので、アンドゲート５から“Ｈ”が送出されスタック
制御回路２０及びベクトルアドレス発生回路に割込み信
号としての“Ｈ”が入力される。
これにてアドレス１９９の処理が終了すると、スタック
制御回路２０が作動し、第３図（Ｃ）の如くそれまでの
プログラム処理状態、即ちアドレス１９９処理までのレ
ジスター３０の内容及びプログラムカウンター１のデー
ター（アドレス２００）をＲＡＭ９に退避させる。第４
図はＲＡ Ｍ ９における上記データーの退避状態を示
す説明図でＲＡＭ９の退避領域ｓｐ、〜ｓｐ、にレジス
タ一群３０のデーター（Ａ。
制御回路２０が作動し、第３図（Ｃ）の如くそれまでの
プログラム処理状態、即ちアドレス１９９処理までのレ
ジスター３０の内容及びプログラムカウンター１のデー
ター（アドレス２００）をＲＡＭ９に退避させる。第４
図はＲＡ Ｍ ９における上記データーの退避状態を示
す説明図でＲＡＭ９の退避領域ｓｐ、〜ｓｐ、にレジス
タ一群３０のデーター（Ａ。
Ｂ、 ＣＣ，Ｘ）及びカウンターのデーター（ｐｃ）が
退避させられる。又、この時ベクトルアドレス発生回路
４０から設定アドレスデーターＦＦＦＯ，ＦＦＦＩがパ
スライン３１を介してプログラムカウンター１に入力さ
れ、カウンター１にてＥＥＰＲＯＭ８のアドレスＦＦＦ
Ｏ，ＦＦＦＩが設定され、該アドレスＦＦＦＯ。
退避させられる。又、この時ベクトルアドレス発生回路
４０から設定アドレスデーターＦＦＦＯ，ＦＦＦＩがパ
スライン３１を介してプログラムカウンター１に入力さ
れ、カウンター１にてＥＥＰＲＯＭ８のアドレスＦＦＦ
Ｏ，ＦＦＦＩが設定され、該アドレスＦＦＦＯ。
ＦＦＦＩに設定されたアドレスデーター９０００がカウ
ンター１にフェッチされ、カウンターｌにて追加プログ
ラムが設定されているＥＥＰＲＯＭ８のアドレス９００
０が指定され、以後Ｅ Ｅ Ｐ ＲＯＭ ８の割込み処
理用アドレスエリアに設定された第３図（ｃ）のプロラ
ムが実行され、アドレス９００３にて割込み用のプログ
ラムが終了した後、・アドレス９００４の割込み復帰命
令によりＲＡＭ９に退避していたデーターがレジスター
３０に復帰すると共にアドレスデーターがカウンターｌ
に復帰する。これにてレジスターのデーターはアドレス
１９９処理時点の状態に復帰すると共にカウンターｌに
はアドレス２００が設定され、以後アドレス２００以後
のプログラムがマスクＲＯＭ７に書き込まれているプロ
グラムに基づいて実行される。
ンター１にフェッチされ、カウンターｌにて追加プログ
ラムが設定されているＥＥＰＲＯＭ８のアドレス９００
０が指定され、以後Ｅ Ｅ Ｐ ＲＯＭ ８の割込み処
理用アドレスエリアに設定された第３図（ｃ）のプロラ
ムが実行され、アドレス９００３にて割込み用のプログ
ラムが終了した後、・アドレス９００４の割込み復帰命
令によりＲＡＭ９に退避していたデーターがレジスター
３０に復帰すると共にアドレスデーターがカウンターｌ
に復帰する。これにてレジスターのデーターはアドレス
１９９処理時点の状態に復帰すると共にカウンターｌに
はアドレス２００が設定され、以後アドレス２００以後
のプログラムがマスクＲＯＭ７に書き込まれているプロ
グラムに基づいて実行される。
以上の動作にてバグを補正した正しいプログラム処理が
なされることとなる。
なされることとなる。
第５図は第１図実施例におけるアドレス設定回路及び割
込み制御回路の他の例を示す回路図である。
込み制御回路の他の例を示す回路図である。
該第５図においては、アドレス設定回路２のデータ一端
子Ｄφ〜Ｄｎが外部のデーターバスに接続されていると
共に割込み制御回路のデータ一端子りには“Ｈ”が印加
されている。又、アドレス設定回路と割込み制御回路の
書き込み端子（ＷＲ）は互いに接続されている。この様
に構成することにてデーターバスにアドレスデーターを
外部から設定して置き、マイクロコンピュータ−から書
き込み命令を送出することにてアドレス設定回路２及び
割込み制御回路４の書き込み端子ＷＲに該命令が入力し
、アドレス設定回路２にアドレスデーターが設定される
と同時に割込み制御回路４に割込み許容信号“Ｈ”を設
定出来ることとなる。
子Ｄφ〜Ｄｎが外部のデーターバスに接続されていると
共に割込み制御回路のデータ一端子りには“Ｈ”が印加
されている。又、アドレス設定回路と割込み制御回路の
書き込み端子（ＷＲ）は互いに接続されている。この様
に構成することにてデーターバスにアドレスデーターを
外部から設定して置き、マイクロコンピュータ−から書
き込み命令を送出することにてアドレス設定回路２及び
割込み制御回路４の書き込み端子ＷＲに該命令が入力し
、アドレス設定回路２にアドレスデーターが設定される
と同時に割込み制御回路４に割込み許容信号“Ｈ”を設
定出来ることとなる。
第６図（ａ）は割込み制御回路４の他の一例を示す回路
図で、該制御回路４は入力をアドレス設定回路２の全出
力に接続したオアゲートにて構成されている。この様に
構成されているため、アドレス設定回路にアドレスデー
ターがセットされると自動的に割込み許容信号“Ｈ”が
割込み制御回路４から送出される。
図で、該制御回路４は入力をアドレス設定回路２の全出
力に接続したオアゲートにて構成されている。この様に
構成されているため、アドレス設定回路にアドレスデー
ターがセットされると自動的に割込み許容信号“Ｈ”が
割込み制御回路４から送出される。
第６図（ｂ）は割込み制御回路４の他の一例を示す回路
図である。該実施例では制御回路４はナントゲートで構
成されると共に、該ゲートの入力端はアドレス設定回路
の出力のうちＡ４〜Ａ Ｉｓに接続されている。尚、ア
ドレス設定回路の出力としてはＡｏ−Ａ５の１６ビツト
構成となっているものとする。
図である。該実施例では制御回路４はナントゲートで構
成されると共に、該ゲートの入力端はアドレス設定回路
の出力のうちＡ４〜Ａ Ｉｓに接続されている。尚、ア
ドレス設定回路の出力としてはＡｏ−Ａ５の１６ビツト
構成となっているものとする。
この様にすることにて、アドレス設定回路に設定された
アドレスデーターがＦＦＦＯ〜ＦＦＦＦの時にはゲート
は“Ｌ”となり、上記以外のアドレスデーターが設定さ
れた時にのみ割込み許容信号が設定されることとなる。
アドレスデーターがＦＦＦＯ〜ＦＦＦＦの時にはゲート
は“Ｌ”となり、上記以外のアドレスデーターが設定さ
れた時にのみ割込み許容信号が設定されることとなる。
よって、第２図示の如（ベクトルアドレスデーターエリ
アのアドレスが誤って設定されても割込みが禁止される
こと、′：なる。尚、マスクＲＯＭ７のアドレスエリア
のアドレスデーターがアドレス設定回路に設定された時
のみ割込み許容信号が送出される様に割込み制御回路４
のロジックを設定すればＥＥＰＲＯＭのデータ一二リア
が誤って設定された場合にも割込みが禁止されることと
なる。
アのアドレスが誤って設定されても割込みが禁止される
こと、′：なる。尚、マスクＲＯＭ７のアドレスエリア
のアドレスデーターがアドレス設定回路に設定された時
のみ割込み許容信号が送出される様に割込み制御回路４
のロジックを設定すればＥＥＰＲＯＭのデータ一二リア
が誤って設定された場合にも割込みが禁止されることと
なる。
前記実施例において外部より補正プログラムデーターを
設定するメモリーとしてＥＥＰＲＯＭを用いているが、
これらはこれに限定するものでなく、例えばスタティッ
クＲＡＭダイナミックＲＡＭ。
設定するメモリーとしてＥＥＰＲＯＭを用いているが、
これらはこれに限定するものでなく、例えばスタティッ
クＲＡＭダイナミックＲＡＭ。
他のＦＲＯＭ、 スイッチ等外部よりデーター設定可能
なものは全て使用することができる。又、これらはマイ
コンのメモリー空間又はＩ１０重量計設置されても良い
。
なものは全て使用することができる。又、これらはマイ
コンのメモリー空間又はＩ１０重量計設置されても良い
。
以上説明したように、本発明によればプログラムをマス
クＲＯＭ化して用いるマイコンシステムにおいてプログ
ラムに欠点が見つかった場合、又、マスクＲＯＭのデー
ターにエラーが発生した場合（例えばマスクＲＯＭの不
良）等の問題を簡単に短時間で、しかもほとんどコスト
がかかる事な（解決できるもの。
クＲＯＭ化して用いるマイコンシステムにおいてプログ
ラムに欠点が見つかった場合、又、マスクＲＯＭのデー
ターにエラーが発生した場合（例えばマスクＲＯＭの不
良）等の問題を簡単に短時間で、しかもほとんどコスト
がかかる事な（解決できるもの。
よって、本発明によれば不良となるべきマスクＲＯＭ又
はこれを内蔵したマイコンを捨てることなく使うことが
できる為、莫大な費用のムダを防止でき、さらには上記
不良による生産の遅れ等の事態を防ぐことができる。
はこれを内蔵したマイコンを捨てることなく使うことが
できる為、莫大な費用のムダを防止でき、さらには上記
不良による生産の遅れ等の事態を防ぐことができる。
第１図は本発明に係る割込み処理装置を備えたコンピュ
ーターの要部を示すブロック図、第２図は第１図示のＥ
ＥＰＲＯＭ８のアドレスエリアを示す説明図、第３図（
ａ）は第１図示のマスクＲＯＭ７に書き込まれたプログ
ラムの一部を示す説明図、第３図（ｂ）は正しいプログ
ラムを示す説明図、第３図（Ｃ）は第１図示のコンピュ
ーターの動作を説明するための説明図、第４図はＲＡ
Ｍ ９におけるレジスターデーターの退避状態を示す説
明図、第５図は第１図示のアドレス設定回路２、割込み
制御回路４の一例を示す回路図、第６図（ａ）、 （
ｂ）は第１図示の割込み制御回路の例を示す回路図であ
る。 ｌ・・・プログラムカウンター、２・・・アドレス設定
回路、３・・・一致検出回路、７・・・マスクＲＯＭ、
８・・・ＥＥＰＲＯＭ。 ９・・・ＲＡＭ、２０・・・スタック制御回路。 特許出願人 キャノン株式会社 １Ｑ６ ＬＤＡＡ ＤＡＴＡｆ ＩＱ１３ ５ ＴＡＡ ｒＩＥｒｌｏ １２００
ＬＤＡＡ ＤＡＴＡ３ ２０２ ５ｒＡＡ ｒｌＥｎ０３ 第３図（ｂ） ７１″Ｌス イーストラフ５タン １９６ ＬＤＡＡ ＯＡＴ八１へＱ８ ５ｒ
ＡＡ ｎＥｒ１０１ ＬＤＡＡ ＤＡＴＡ２ ５ ＴＡ Ａ ｒＩＥｎ０２
ーターの要部を示すブロック図、第２図は第１図示のＥ
ＥＰＲＯＭ８のアドレスエリアを示す説明図、第３図（
ａ）は第１図示のマスクＲＯＭ７に書き込まれたプログ
ラムの一部を示す説明図、第３図（ｂ）は正しいプログ
ラムを示す説明図、第３図（Ｃ）は第１図示のコンピュ
ーターの動作を説明するための説明図、第４図はＲＡ
Ｍ ９におけるレジスターデーターの退避状態を示す説
明図、第５図は第１図示のアドレス設定回路２、割込み
制御回路４の一例を示す回路図、第６図（ａ）、 （
ｂ）は第１図示の割込み制御回路の例を示す回路図であ
る。 ｌ・・・プログラムカウンター、２・・・アドレス設定
回路、３・・・一致検出回路、７・・・マスクＲＯＭ、
８・・・ＥＥＰＲＯＭ。 ９・・・ＲＡＭ、２０・・・スタック制御回路。 特許出願人 キャノン株式会社 １Ｑ６ ＬＤＡＡ ＤＡＴＡｆ ＩＱ１３ ５ ＴＡＡ ｒＩＥｒｌｏ １２００
ＬＤＡＡ ＤＡＴＡ３ ２０２ ５ｒＡＡ ｒｌＥｎ０３ 第３図（ｂ） ７１″Ｌス イーストラフ５タン １９６ ＬＤＡＡ ＯＡＴ八１へＱ８ ５ｒ
ＡＡ ｎＥｒ１０１ ＬＤＡＡ ＤＡＴＡ２ ５ ＴＡ Ａ ｒＩＥｎ０２
Claims (1)
- 【特許請求の範囲】 プログラムカウンターのアドレスデーターに従って順次
メインメモリーに書き込まれたプログラムを実行するコ
ンピューターにおいて、 所定のアドレスエリアに補助プログラムが又、他のアド
レスエリアに上記補助プログラムの先頭アドレスデータ
ーが書き込まれたサブメモリーと、上記先頭アドレスデ
ーターが書き込まれたアドレスエリアのアドレスデータ
ーが設定されるアドレス発生回路と任意のアドレスデー
ターを設定可能なアドレス設定回路と、該アドレス設定
回路のアドレスデーターとプログラムカウンターのアド
レスデーターとを比較し両データーが一致した際に出力
を発生する一致検出回路とを設け、該一致検出回路の出
力によりアドレス発生回路のアドレスデーターにてサブ
メモリーに書き込まれている先頭アドレスデーターを指
定し前記プログラムカウンターに設定したことを特徴と
するコンピューターのための割込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154650A JPS6310234A (ja) | 1986-07-01 | 1986-07-01 | 割込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154650A JPS6310234A (ja) | 1986-07-01 | 1986-07-01 | 割込み処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310234A true JPS6310234A (ja) | 1988-01-16 |
Family
ID=15588868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154650A Pending JPS6310234A (ja) | 1986-07-01 | 1986-07-01 | 割込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323598A (ja) * | 1989-06-21 | 1991-01-31 | Honda Motor Co Ltd | Ｒｏｍ装置 |
| JPH0941174A (ja) * | 1995-07-31 | 1997-02-10 | Nippon Yakin Kogyo Co Ltd | 金属材料の洗浄方法およびその設備 |
| US6377493B1 (en) | 1999-08-31 | 2002-04-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus |
-
1986
- 1986-07-01 JP JP61154650A patent/JPS6310234A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323598A (ja) * | 1989-06-21 | 1991-01-31 | Honda Motor Co Ltd | Ｒｏｍ装置 |
| JPH0941174A (ja) * | 1995-07-31 | 1997-02-10 | Nippon Yakin Kogyo Co Ltd | 金属材料の洗浄方法およびその設備 |
| US6377493B1 (en) | 1999-08-31 | 2002-04-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus |
| US6487129B2 (en) | 1999-08-31 | 2002-11-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus |
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