JPH06150025A - パッチ修正可能な電子装置のデバッグに使用する評価用チップ及びイン・サーキット・エミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 パッチ修正可能なマイコンのデバッグにおい
て、モニタープログラムに対してパッチ修正が実行され
てしまうことによる暴走を防止する。 【構成】 汎用コンピュータ６１から、イン・サーキッ
ト・エミュレータ５５のＲＡＭ５７内のデバッグ対象プ
ログラムの実行を指令したときは、制御回路５６からの
許可信号５３がオンとなりゲート５１が開かれるので、
ＣＰＵ３４の実行番地が修正アドレスレジスタ内の修正
アドレスに一致すると、一致信号４５が修正データレジ
スタ３２へ供給され、修正データがデータバスへ流れて
パッチ修正動作が開始される。ＲＡＭ５８内のモニター
プログラムの実行を指令したときは、許可信号５３がオ
フとなるのでゲート５１が閉じられ、実行番地が修正ア
ドレスに一致しても一致信号が修正データレジスタへ供
給されず、パッチ修正動作は開始されない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器に搭載して使
用する１チップマイクロコンピュータのような制御用の
電子装置をパッチ修正可能なアーキテクチャーとした場
合に、このような電子装置に組み込まれているプログラ
ムのデバッグを行う際に使用して好適な評価用チップ及
びイン・サーキット・エミュレータに関する。

【０００２】

【従来の技術】従来、民生用のカメラ一体型ＶＴＲや小
型ビデオデッキ等の電子機器においては、１チップに集
積されたマイクロコンピュータを制御用の電子装置とし
て該電子機器本体に搭載して使用することが行われてき
た。

【０００３】そして、このような１チップに集積された
電子装置は、量産による大幅な価格低減効果を期待でき
るという特長を持っているが、その他にも、特に最近の
半導体の集積技術の発達によって電子装置のＲＯＭに記
憶されるプログラムの量を飛躍的に増大させることがで
きるようになったため、このＲＯＭに記憶されているプ
ログラムに従って実行される制御も、多種多様で複雑な
内容のものが可能になってきている。

【０００４】

【発明が解決しようとする課題】以上のように、最近の
電子装置では、大量のプログラムをＲＯＭに記憶してお
くことにより、多種多様で複雑な制御が可能になったわ
けであるが、反面、ＲＯＭに記憶されるプログラムの増
大は、そのプログラムに少なからずバグが発生するとい
う問題を惹起することとなった。特に、バグが量産後に
発見された場合には、従来は、バグを修正したマイクロ
コンピュータを再度量産して電子機器に搭載されている
ものと交換するか、あるいは、バグを修正するための外
付部品を電子機器に付設するという対応策が採られてき
たが、いずれも多大の費用がかかるものであった。更
に、カメラ一体型ＶＴＲのような部品の実装密度の高い
電子機器では、外付部品を付設するという対応策は、殆
ど実施できないという問題も生じていた。

【０００５】

【課題を解決するための手段】本発明は、１チップマイ
クロコンピュータのような電子装置を、あらかじめプロ
グラムのパッチ修正が可能なアーキテクチャを備えたも
のとすることにより、万一、量産バグが発見された場合
でも、従来のように、内部部品の交換あるいは外付部品
の付設等の処理をしなくとも、外部から修正情報を一度
与えるだけで自動的にバグを回避できるようにしたもの
であり、更に、このように構成された電子装置において
実際にプログラムのデバッグを行う場合に必要となる評
価用チップ及びイン・サーキット・エミュレータの具体
的構造を提案するものである。

【０００６】そして、かかるイン・サーキット・エミュ
レータは、少なくとも、デバッグの対象となる電子装置
用プログラムを記憶する第１の記憶手段と、デバッグに
使用するチェックプログラムを記憶する第２の記憶手段
と、評価用チップ内の中央処理手段が前記電子装置用プ
ログラムを実行しているときのみパッチ修正許可信号を
出力するパッチ修正許可手段とを設けた構造として構成
される。この場合、第１の記憶手段の電子装置用プログ
ラムを記憶するアドレス空間と、第２の記憶手段のチェ
ックプログラムを記憶するアドレス空間とが共有部分を
持ってもよい。

【０００７】また、このイン・サーキット・エミュレー
タに接続して使用される評価用チップの構造は、少なく
とも、中央処理手段と、パッチ修正を行うアドレスを記
憶する修正アドレスレジスタと、中央処理手段の実行ア
ドレスと修正アドレスレジスタ内のデータとを比較する
コンパレータと、該コンパレータの出力に基づきパッチ
修正動作を開始する手段と、イン・サーキット・エミュ
レータとのインターフェースと、パッチ修正動作制御手
段とを備え、かつ、該パッチ修正動作制御手段は、前記
インターフェースを介してイン・サーキット・エミュレ
ータから供給されるパッチ修正許可信号に基づいて、パ
ッチ修正動作のオンオフを制御するように構成される。

【０００８】ここで、パッチ修正動作制御手段は、パッ
チ修正許可信号によってコンパレータの出力をオンオフ
制御するものとするのが構成的に容易である。

【０００９】

【作用】電子装置がパッチ修正の可能なアーキテクチャ
ーを持つことにより、ＲＯＭ内のバグの修正、あるいは
その部分的変更が、外部から修正情報を与えるのみで迅
速かつ容易に実行される。更に、このようなパッチ修正
の可能な電子装置のデバッグを、イン・サーキット・エ
ミュレータを用いて行う場合に、電子装置がデバッグの
対象となっているプログラムを実行しているときのみパ
ッチ修正が実行可能であり、それ以外のプログラムを実
行しているときにはパッチ修正動作が禁止され、パッチ
修正を実行すべきプログラム以外のプログラムに対して
パッチ修正動作が実行されることによる暴走の発生を防
止する。

【００１０】また、デバッグの対象であるプログラムに
対するパッチ修正動作が可能な状態でデバッグを進めて
いくことができるから、このパッチ修正動作自体のデバ
ッグも行うことができる。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。まず、パッチ修正の可能な電子
装置について説明し、つぎに、この電子装置のデバッグ
に使用するデバッグ装置について説明する。

【００１２】１． パッチ修正の可能な電子装置 図１は、かかる電子装置の一例の基本構成を示すブロッ
ク図である。図において、電子装置３０は、中央処理手
段であるＣＰＵ３４、ＲＡＭ３６、ＲＯＭ３５、データ
バス４３、アドレスバス４６等から成る従来の１チップ
マイクロコンピュータの内部に、更に、修正アドレスレ
ジスタ３１と、修正データレジスタ３２と、コンパレー
タ３７と、スイッチ３３と、入力手段４２とを設けた構
造を有している。

【００１３】また、電子装置３０の外部には外部記憶装
置としてのＥＥＰＲＯＭ３８が設けられている。この電
子装置３０を使用してバグの修正された電子機器制御を
行う場合には、まずデバッグ処理によりＲＯＭ３５の中
のバグを見つけだし、このバグを修正するために必要な
情報をあらかじめ外部からＥＥＰＲＯＭ３８に記憶させ
ておくようにする。

【００１４】ここで、上記のバグを修正するための情報
について説明すると、この修正情報は、ＲＯＭ３５にお
けるプログラム中のバグの存在により変更を要する部分
の先頭アドレス（以下、これを修正アドレスという）、
バグ修正プログラムの中で前記のＲＯＭ３５の変更を要
する部分のプログラムに代えて実行されるプログラム
（以下、これをソフトジャンパーといい、このソフトジ
ャンパーは、原則的にはＲＯＭ３５の中に存在する個々
のバグに対応してバグと等しい個数用意される。そし
て、この電子装置においては、ＲＯＭ３５のバグが存在
する変更すべき部分を対応するソフトジャンパーに置き
換えて実行する、いわゆるパッチ修正によりバグの修正
が行われる。）、バグ修正プログラムを終了した後に復
帰するＲＯＭ３５上の戻り番地、即ち、ＲＯＭ３５上の
変更を要する部分の直後の番地等から構成される。

【００１５】１．１ 電子機器制御プログラム 次に、この電子装置３０を用いて電子機器を制御する場
合の全体的なフローの概略について、図２（ａ）及び図
２（ｂ）のフローチャートを参照しながら説明する。電
源をオンにして電子装置３０を起動すると、まず、前記
のＥＥＰＲＯＭ３８に記憶されている修正情報を入力手
段４２を介して電子装置３０へ取り込むためのプログラ
ムが実行開始され、具体的には、修正アドレスを修正ア
ドレスレジスタへ格納する操作、修正データを修正デー
タレジスタへ格納する操作、及び修正情報に基づくパッ
チ修正データをＲＡＭ３６へ格納する操作が行われる
（図２（ａ）のＳＴ１１）。

【００１６】ここで、ＲＡＭ３６へ格納されるパッチ修
正データについて説明すると、これは主に、前述の修正
アドレス、ソフトジャンパー、ＲＯＭ３５上の戻り番
地、並びに各ソフトジャンパーのＲＡＭ３６上における
先頭番地、及び１バイトで構成されるテーブルコール命
令から構成されている。そして、これらのデータはいず
れもＲＯＭ３５の中に存在する個々のバグに対応したも
のがそれぞれ用意されていて、図４のＲＡＭ３６のアド
レスマップに表されているように、テーブル形式でＲＡ
Ｍ３６に格納されており、各バグの修正動作において
は、修正対象となるバグに対応したデータがそれぞれの
テーブルから読み出されて使用される。

【００１７】以上に説明したＳＴ１１の操作が終了する
と、電子装置３０は、目的とする電子機器の制御を開始
する。電子機器の制御においては、まず最初に、ＲＯＭ
に格納されているプログラムにおいて最初にＣＰＵ３４
が実行すべき実行アドレスが設定される（ＳＴ１２）。

【００１８】そして、この実行アドレスは、図１におい
ては、ＣＰＵ３４からアドレスバス４６を介してコンパ
レータ３７へ供給され、ここで修正アドレスレジスタ３
１に格納されている修正アドレスと比較される（ＳＴ１
７）。ここで、電子装置４３０による電子機器の制御状
態が、ＣＰＵ３４の実行アドレスが、ＲＯＭ３５内に格
納されている電子機器制御のための通常プログラム中の
バグが存在する変更すべき部分に到達する以前、即ち修
正アドレスに到達する以前は、コンパレータ３７から出
力される一致信号４５がインアクティブであることによ
りスイッチ３３の可動端子がＲＯＭ３５側の固定端子に
接続された状態が維持されるので、ＳＴ１２で設定され
た実行アドレスの内容が実行される（ＳＴ１４及び１
５）。

【００１９】この実行を終了すると、次に実行すべきア
ドレスを設定して（ＳＴ１６）から判断ステップＳＴ１
７へ再び戻る。そして、ＣＰＵ３４によるプログラム実
行が進行して、その実行アドレスが修正アドレスに到達
すると、コンパレータ３７から出力される一致信号４５
がアクティブになり、この一致信号４５がスイッチ３３
へ供給されることにより、スイッチ３３の可動端子ａが
修正データレジスタ３２側の固定端子へ切り換え接続さ
れる（ＳＴ１８）。

【００２０】この切り換え動作によって、ＣＰＵ３４は
ＲＯＭ３５の通常プログラムに代えて修正データレジス
タ３２に格納されている修正データである１バイトのテ
ーブルコール命令を受け付けるようになり、コールされ
たテーブルに記憶されている番地へのサブルーチンコー
ル動作が実行される。そして、このコール先の番地以降
には、バグを修正するためのプログラムが格納されてお
り、バグ修正が実行されることになる（ＳＴ１９及び２
０）。

【００２１】バグ修正プログラムの最後のステップで
は、ＲＯＭ３５上の修正部分の直後のアドレスへ戻るた
めのジャンプ動作が実行され、ＲＯＭ３５上の通常プロ
グラムの実行が再開される。以上に説明したように、こ
の電子装置ではテーブルコール命令を利用してＲＯＭ３
５に格納されている通常プログラムからバグ修正プログ
ラムへ移行し、また、バグ修正プログラムの実行を終了
すると、ジャンプ命令によってバグ修正プログラムから
通常プログラム上の修正部分の直後のアドレスへ戻るよ
うにしているから、通常プログラムにおけるどのような
長さの修正部分に対してもバグ修正用プログラムを手当
てすることができ、しかも、このバグ修正用プログラム
の長さも必要に応じて任意のものを採用することができ
る。

【００２２】特に、パッチ修正として１バイトのすげ替
えしかできないようなマイクロコンピュータで、１バイ
ト命令として任意のアドレスにジャンプする命令を持た
ないものであっても、前述のように、１バイトのテーブ
ルコール命令とジャンプ命令を用いることにより、任意
のサイズのパッチ修正プログラムを組むことが可能にな
る。

【００２３】１．２ バグ修正プログラム 次に、以上に述べたバグ修正プログラムの具体的内容に
ついて、図３及び図４を用いて詳細に説明する。バグ修
正プログラムを実行するに際しては、まず最初に、ＲＡ
Ｍ２６に記憶された個々のソフトジャンパーを実行する
に先立って必要とされる共通な前処理操作、即ちソフト
ジャンパー起動処理を行う必要があり、この電子装置で
用いられるバグ修正プログラムは、ソフトジャンパー起
動処理プログラムとソフトジャンパーとから構成されて
いる。

【００２４】そこで、まず、ソフトジャンパー起動処理
プログラムについて説明する。ソフトジャンパー起動処
理プログラムは個々のソフトジャンパーに対して共通な
ものであるため、あらかじめＲＯＭ３５の特定領域に格
納された構造になっている（図４のＲＯＭ３５のアドレ
スマップ参照）。そして、修正データレジスタ３２に格
納されているテーブルコール命令が指示するテーブルの
アドレスには、上記のソフトジャンパー起動処理プログ
ラムを格納しているＲＯＭ３５の特定領域の先頭番地が
記憶されているので、電子装置３０のＣＰＵ３４は、上
記テーブルコール命令を受け付けることにより、上記の
ソフトジャンパー起動処理プログラムの実行を開始す
る。

【００２５】この起動処理プログラムの具体的フローを
示すと図３（ａ）のようになる。このフローにおいて、
ソフトジャンパー起動処理が開始されると、まず直ちに
電子装置３０のプログラム状態語ＰＳＷの値及び各レジ
スタの値がＲＡＭに保存され（ＳＴ２２）、これらの保
存された値は、ＲＡＭ２６上の実行すべきソフトジャン
パーの先頭アドレスへジャンプする直前に復帰させられ
る（ＳＴ２５）。

【００２６】なお、このような保存・復帰操作を行うこ
とにより、電子装置３０は、ソフトジャンパー起動処理
中の内部状態の変化にかかわりなく、見かけ上、テーブ
ルコール命令発生時点で直ちにソフトジャンパーの実行
を開始したのと同じようにすることができる。

【００２７】上記ＳＴ２２の保存操作の次に、現在のソ
フトジャンパー起動処理を開始する契機となったテーブ
ルコール命令（図２（ｂ）のＳＴ１９において修正デー
タレジスタから読み込まれたテーブルコール命令）を判
別する。この判断動作は、各テーブルコール命令にはＲ
ＯＭ上のどのバグに対応したテーブルコール命令である
かを示すコードが付与されているので、このコードを識
別することにより行う。そして、この判別結果に基づい
て、実行すべきソフトジャンパーが何番目のものである
かを判断し、更に、この実行すべきソフトジャンパーの
先頭番地を、ＲＡＭ３６のソフトジャンパー先頭番地格
納テーブルの中から読み出す（図３（ａ）のＳＴ２３、
及び、図４のＲＡＭ３６におけるテーブル参照。）。

【００２８】また、この電子装置においてはジャンプ命
令によってバグ修正プログラムから通常プログラムへ復
帰するようにしているので、通常プログラムからバグ修
正プログラムへ移行するためのテーブルコール命令の発
生に伴ってＲＡＭのスタックにプッシュされた戻り番地
は不要なものとなる。そこで、ステップＳＴ２３の次に
は、この不要な戻り番地を廃棄する処理を実行する（Ｓ
Ｔ２４）。

【００２９】次に前述のとおり保存しておいた値を復帰
させ（ＳＴ２５）た後、ＳＴ２３で読み出したソフトジ
ャンパーの先頭番地へジャンプし（ＳＴ２６）、ソフト
ジャンパーの実行を開始する。ソフトジャンパーにおい
ては、図３（ｂ）に示されるように、まず、ＲＯＭ３５
上の修正部分に代わる正しい作業プログラムを実行する
（ＳＴ２７）。

【００３０】この作業を終了したのち、次の修正部分の
修正アドレスをＲＡＭ３６の修正アドレス格納テーブル
から読み出して修正アドレスレジスタに格納する（ＳＴ
２８）と共に、次に実行すべきソフトジャンパーに対応
したテーブルコール命令を同じくＲＡＭ３６のテーブル
コール命令格納テーブルから読み出して修正データレジ
スタに格納し（ＳＴ２９）、次のバグ修正に備える。

【００３１】但し、これらの修正アドレスレジスタ、修
正データレジスタのデータ書き換え処理は、修正アドレ
スが一箇所しかない場合は省略できる。そして、最後
に、ＲＯＭ３５上の戻るべき番地をＲＡＭ３６の戻り番
地格納テーブルから読み出して、この戻り番地へジャン
プ（ＳＴ３０）し、通常プログラムを再開する。

【００３２】なお、以上のステップＳＴ２８〜３０にお
いて、ＲＡＭ３６上の各テーブルから該当する修正アド
レス、テーブルコール命令、戻り番地を読み出す操作
は、基本的には、ステップＳＴ２３におけるテーブルコ
ール命令の判別結果に基づいて行う。

【００３３】以上に説明したバグ修正プログラムの進行
の様子を、ＲＯＭ３５及びＲＡＭ３６のアドレスマップ
上で示すと、図４における矢印のように表される。この
図では、通常プログラムの実行アドレスが修正アドレス
Ｘ_N に到達してから、バグ修正プログラムへジャンプし
て該修正アドレスＸ_N に対応したソフトジャンパーＮを
実行した後、再びＲＯＭ３５上の通常プログラムへ復帰
する様子を示しており、プログラムは、図における
（１）、（２）、（３）、（４）の順に進行する。

【００３４】２． デバッグ装置 以上のようにしてパッチ修正の可能な電子装置が構成さ
れるが、次に、このような電子装置に関して、実際にそ
のプログラムのデバッグを行うための装置について説明
する。図５は、本発明によるデバッグ装置の実施例を示
すブロック図であり、図示されるように、本発明のデバ
ッグ装置は、イン・サーキット・エミュレータ５５と、
評価用チップ５０と、汎用コンピュータ６１とから構成
される。

【００３５】ここで、イン・サーキット・エミュレータ
５５は、制御回路５６と、２個のＲＡＭ５７と５８とか
ら構成されている。また、評価用チップ５０は、図１に
示したパッチ修正可能な電子装置において、そのＲＯＭ
３５を除去したものに対応しており、更に、図に示され
るようにイン・サーキット・エミュレータ５５とのイン
ターフェース（データバス４３、アドレスバス４６、信
号線５２〜５４）を有している。そして、そのＣＰＵ３
４は、イン・サーキット・エミュレータ５５内のＲＡＭ
５７に格納されているプログラム或るいはＲＡＭ５８に
格納されているプログラムのうちのいずれか一方を択一
的に実行することができるように構成されている。

【００３６】この場合、ＣＰＵ３４がいずれのプログラ
ムを実行するかは、イン・サーキット・エミュレータ５
５内の制御回路５６により決定されるように構成されて
おり、例えば、ＲＡＭ５７に格納されているプログラム
を実行させるときは、制御回路５６から信号線５９を通
してＲＡＭ５７へ出力されるイネーブル信号をアクティ
ブにすることによってＣＰＵ３４がＲＡＭ５７をアクセ
スするようにし、また、ＲＡＭ５８に格納されているプ
ログラムを実行させるときは、信号線６０を通してＲＡ
Ｍ５８へ出力されるイネーブル信号をアクティブにする
ことによりＣＰＵ３４がＲＡＭ５８をアクセスするよう
にする。

【００３７】また、汎用コンピュータ６１としては、例
えば、ワークステーション等を用いることができる。次
に、このような構成のデバッグ装置を用いて実際にデバ
ッグを行う場合の具体的手順について説明すると、以下
のようになる。

【００３８】まず、オペレータは、汎用コンピュータ６
１を操作することにより、このコンピュータに接続され
ているイン・サーキット・エミュレータ５５の制御回路
５６を介してＲＡＭ５７へデバッグ対象である図１の電
子装置３０におけるＲＯＭ３５のプログラムを書き込
む。また、ＲＡＭ５８へは、同様に汎用コンピュータ６
１を操作することにより、デバッグの際に必要な種々の
チェックを実行するためのプログラム、例えば、評価用
チップ５０内のＣＰＵ３４のアキュムレータの内容或る
いは種々のレジスタの内容を、汎用コンピュータ６１の
ディスプレイ上に表示させるプログラム等が格納され
る。

【００３９】以上のようにしてＲＡＭ５７及び５８へデ
バッグ対象プログラム（ＲＯＭ３５のプログラム）とチ
ェックプログラムとをそれそれ格納した後、オペレータ
は汎用コンピュータ６１を操作して制御回路５６を制御
することにより、ＣＰＵ３４にＲＡＭ５７のデバッグ対
象プログラムを実行させたり、ＲＡＭ５８のチェックプ
ログラムを実行させたり、或るいは、制御回路５６から
信号線５４にＨＡＬＴ信号を出力させてＣＰＵ３４を強
制的に停止させる等の動作を行わせることができ、これ
によって、オペレータは、例えば、まず最初にＣＰＵ３
４にデバッグ対象プログラムを実行させて制御機器の動
作の不良箇所を発見し、次にこの不良箇所でＣＰＵ３４
を停止させたり、或るいはチェックプログラムを実行さ
せて汎用コンピュータのディスプレー上で評価用チップ
の任意箇所の内部状態を調べることにより不良原因を解
明し、デバッグを進めていくことができる。

【００４０】本発明によるデバッグ装置においては、以
上のようにしてデバッグが可能であるが、このデバッグ
において、ＣＰＵがＲＡＭ５７のデバッグ対象プログラ
ムを実行しているときには、ＣＰＵ３４の実行アドレス
が修正アドレスレジスタ３１に格納されている修正アド
レスに一致すると、コンパレータ３７から出力される一
致信号がアクティブ（値“１”）になって修正データレ
ジスタ３２内の修正データがデータバス４３へ出力さ
れ、これによって、図１に関して説明したようにて、前
述のとおりパッチ修正が実行されることになり、このデ
バッグ装置では、このパッチ修正の動作自体もデバッグ
できるようになっている。

【００４１】ところで、このパッチ修正動作は、本来的
には、ＲＡＭ５７のチェックプログラムの実行時にのみ
行われるように設けられているものであるが、ＣＰＵ３
４がＲＡＭ５８のチェックプログラムを実行していると
きにも行われてしまう場合がある。即ち、ＲＡＭ５７及
び５８は、前述のように、ＣＰＵ３４によって択一的に
アクセスされるものであるため、デバッグ対象プログラ
ムとチェックプログラムとが同時に実行されることはあ
り得ず、信号線５９及び６０の出力の両者が共にアクテ
ィブになることはない。従って、ＲＡＭ５７及び５８の
割りつけられているメモリー空間は、例えば、図６に示
すように重複している場合も考えられる。

【００４２】そして、このように重複したメモリー空間
を持っている場合には、ＲＡＭ５８のチェックプログラ
ムを実行しているときにも、ＣＰＵ３４の実行アドレス
が修正アドレスレジスタ３１内の修正アドレスと一致す
ることがあり、これによって修正データレジスタに格納
されている修正データがデータバス４３へ流れ始め、パ
ッチ修正動作が開始されてしまうことになる。

【００４３】然るに、パッチ修正データは、デバッグ対
象プログラムに対してのみ意味のあるものであるから、
チェックプログラムに対してかかるパッチ修正動作を行
った場合には、ＣＰＵ３４は暴走してしまうという問題
を生ずることになる。このような暴走を回避するために
は、ＲＡＭ５７及び５８に割りつけられているメモリー
空間に重複部分が生じないようにすればよいが、そうし
た場合には、ＲＡＭの記憶領域の利用効率がはなはだ悪
いものとなり、プログラムを組む上での制約も大きくな
ってしまうという問題がある。

【００４４】また、デバッグを行う際には、パッチ修正
動作を一切行わないような構成にするという解決手段も
考えられるが、この場合には、デバッグ対象プログラム
に対するパッチ修正動作自体のデバッグを行うことがで
きないという不都合が生ずるので望ましいものではな
い。そこで、本発明のデバッグ装置では、これらの問題
点を克服するために、次のような手段を講じている。

【００４５】即ち、本発明のデバッグ装置では、制御回
路５６から評価用チップ側へ信号線５３を介して修正許
可信号を出力するように構成されていて、オペレータが
汎用コンピュータ６１を操作してデバッグ対象プログラ
ムを実行するように指令を出すと、制御回路５６は、前
述のように信号線５９のイネーブル信号をアクティブに
してＲＡＭ５７をアクセス可能にするが、それと同時
に、信号線５３に出力される修正許可信号がアクティブ
（値“１”）にされる。

【００４６】そして、この修正許可信号は、評価用チッ
プ内において一致信号４５と共にアンドゲート５１へ供
給されているので、デバッグ対象プログラムの実行時に
は、一致信号４５がアクティブになるとアンドゲート５
１は、その都度オンとなり、このオン信号に基づいて修
正データレジスタ３２のデータがデータバス４３へ出力
されてパッチ修正が実行される。また、このオン信号の
反転信号が信号線５２を介して制御回路５６へ供給され
ることにより、信号線５９のイネーブル信号がインアク
ティブとなり、これによって、ＲＡＭ５７のデータがデ
ータバス４３へ流れるのが禁止される。

【００４７】これに対して、オペレータがデバッグ対象
プログラムを実行させる指令以外の指令、例えば、チェ
ックプログラムを実行させる指令を出したときには、修
正許可信号がインアクティブ（値“０”）となるように
構成されているので、アンドゲート５１は常にオフとな
り、このオフ出力によって修正データレジスタ３２のデ
ータがデータバス４３へ流れることは禁止され、パッチ
修正動作は起こり得ない。

【００４８】また、デバッグ対象プログラムを実行させ
る指令以外の指令であって、特に、制御回路がＲＡＭ５
７のデータを読み出す処理を行うような指令を出したと
きは、アンドゲート５１のオフ出力によって修正データ
レジスタ内のデータがデータバスへ流れ出すことは禁止
されているので、制御回路５６が誤って修正データレジ
スタ内のデータを読んでしまうというようなミスは生じ
ない。

【００４９】なお、パッチ修正動作を禁止する方法とし
て、以上に説明した実施例では、コンパレータの出力側
に禁止手段（アンドゲート）を設けているが、それ以外
の方法としては、コンパレータへ入力される修正アドレ
スレジスタからの入力データ或るいはアドレスバス４６
からの入力データを禁止する手段を設けるとか、コンパ
レータの動作そのものを禁止する手段を設けるとか、も
しくは、修正アドレスレジスタの内容を、ＣＰＵ３４が
決してアクセスすることの無い無効アドレスに置き換え
る手段を設ける等の方法を採用することもできる。

【００５０】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、電子機器を制御するための制御装置としてパッ
チ修正の可能な電子装置を用いることにより、量産後に
バグが発見されたり、あるいは部分的変更の必要性が生
じても、従来のような外付け回路の付加や、電子装置そ
のものの再度の量産等という多大な費用がかかる対応方
法に代え、単に、外部から修正情報を与えるのみで迅速
かつ容易に対応することができる。

【００５１】更に、このようなパッチ修正の可能な電子
装置のデバッグを、イン・サーキット・エミュレータを
用いて行う場合に、電子装置がデバッグの対象となって
いるプログラム以外のプログラムを実行しているときに
は、パッチ修正動作を強制的に禁止する手段を設けるこ
とによって、パッチ修正を実行すべきプログラム以外の
プログラムに対してパッチ修正動作が実行されることに
よる暴走の発生を回避することができる。

【００５２】このように、本発明によるデバッグ装置で
は、デバッグの対象であるプログラムに対するパッチ修
正動作が可能な状態でデバッグを進めていくことができ
るから、このパッチ修正動作自体のデバッグも行うこと
ができるという利点がある。更に、暴走の危険性を回避
するために、イン・サーキット・エミュレータ内のデバ
ッグの対象であるプログラムを格納している記憶装置の
メモリー空間とそれ以外のプログラムを格納している記
憶装置のメモリー空間とを、重複部分が生じないように
設定するという必要性もないので、それぞれのメモリー
空間を自由に設定することができ、記憶装置における記
憶領域の利用効率の向上と、プログラムを設計する上で
の高い自由度が得られる。

【図面の簡単な説明】

【図１】本発明においてデバッグの対象となる電子装置
の基本構成を示すブロック図である。

【図２】同電子装置の動作を示すフローチャートであ
る。

【図３】同フローチャートにおけるバグ修正プログラム
のフローを示す図である。

【図４】同電子装置における記憶手段のアドレスマッ
プ、及びプログラムの進行状態を示す図である。

【図５】本発明によるデバッグ装置の実施例を示す図で
ある。

【図６】同実施例におけるイン・サーキット・エミュレ
ータ内の記憶手段のアドレス空間を示す図である。

【符号の説明】

３０…電子装置、３１…修正アドレスレジスタ、３２…
修正データレジスタ、３３…スイッチ、３４…ＣＰＵ、
３５…ＲＯＭ、３６，５７，５８…ＲＡＭ、３７…コン
パレータ、３８…ＥＥＰＲＯＭ、４２…入力手段、４３
…データバス、４５…一致信号、４６…アドレスバス、
５０…評価用チップ、５５…イン・サーキット・エミュ
レータ、５６…制御回路、６１…汎用コンピュータ、

【手続補正書】

【提出日】平成４年１２月２５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 パッチ修正可能な電子装置のデバッグに
   使用する評価用チップであって、少なくとも、（ａ）中
   央処理手段と、（ｂ）パッチ修正を行うアドレスを記憶
   する修正アドレスレジスタと、（ｃ）中央処理手段の実
   行アドレスと修正アドレスレジスタ内のデータとを比較
   するコンパレータと、（ｄ）該コンパレータの出力に基
   づきパッチ修正動作を開始する手段と、（ｅ）イン・サ
   ーキット・エミュレータとのインターフェースと、
   （ｆ）パッチ修正動作制御手段と、を備え、 かつ、該パッチ修正動作制御手段は、前記中央処理手段
   が前記電子装置用のプログラムを実行しているときのみ
   前記インターフェースを介してイン・サーキット・エミ
   ュレータから供給されるパッチ修正許可信号に基づい
   て、パッチ修正動作を実行可能とするものであることを
   特徴とする評価用チップ。
2. 【請求項２】 パッチ修正動作制御手段は、パッチ修正
   許可信号によってコンパレータの出力をオンオフ制御す
   るものであることを特徴とする請求項１記載の評価用チ
   ップ。
3. 【請求項３】 パッチ修正可能な電子装置のデバッグに
   使用するイン・サーキット・エミュレータであって、少
   なくとも、（ａ）デバッグの対象となる電子装置用プロ
   グラムを記憶する第１の記憶手段と、（ｂ）デバッグに
   使用するチェックプログラムを記憶する第２の記憶手段
   と、（ｃ）評価用チップ内の中央処理手段が前記電子装
   置用プログラムを実行しているときのみパッチ修正許可
   信号を出力するパッチ修正許可信号発生手段と、を備え
   ていることを特徴とするイン・サーキット・エミュレー
   タ。
4. 【請求項４】 第１の記憶手段の電子装置用プログラム
   を記憶するアドレス空間と、第２の記憶手段のチェック
   プログラムを記憶するアドレス空間とが共有部分を持つ
   ことを特徴とする請求項３記載のイン・サーキット・エ
   ミュレータ。