JPS6344241A - 割込み処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピューターにおける割込み処理装置に関す
る。

（従来技術） 従来、コンピューターはマスクＲＯＭにプログラムを書
き込みデーター処理を行なっていた。

該マスクＲＯＭは再書き込みが不可能なメモリーである
ためプログラムが一旦書き込まれた状態ではプログラム
を修正出来ないため、上記プログラムにバグを発見した
場合には再度バグを補正したプログラム全体をマスクＲ
ＯＭ化しなければならず、バグを補正したプログラムを
マスクＲＯＭにするために日数がかかる等の問題があっ
た。

この問題を解消する方法として割込み処理を用いて、上
記バグ部分を補正した補正プログラムをサブメモリーに
設定して置き、コンピューターが上記バグ部の先頭アド
レスを実行する際に補正プログラムを割込み処理するこ
とが考えられる。

この方法を取る場合バグ部の先頭アドレスデーターをア
ドレス設定回路に設定すると共に割込み処理を許容する
データーを許容データー設定回路に予め設定しなければ
ならず、アドレスデーターを設定しても許容データーを
設定し忘れた場合上記割込み処理が実行し得ないもので
あった。

〔目的〕

本発明は上述の事項に鑑みなされたもので、アドレスデ
ーター設定回路と許容データー設定回路を接続し、アド
レスデーターの設定に応答して自動釣に許容データーも
設定し、割込み処理時における許容データーの設定し忘
れを防止すると共にその設定操作を簡略せんとするもの
である。

（実施例） 第１図は本発明に係るコンピューター〇ｆＳ埋装置の一
実施例を示す回路図である。

尚、該第１図はマイクロコンピュータ−の要部構成を示
しているものである。

図において、１はコンピューターがプログラムに従って
実行する命令のアドレスを指定するプログラムカウンタ
ーで、該カウンターには現在実行中のアドレスの次のア
ドレスデーターが形成される。７は各アドレスに命令が
格納されているマスクＲＯＭでプログラムカウンター１
にてマスクＲＯＭのアドレスが指定され指定アドレスの
命令が実行される。

３０はアキュムレーターレジスター、Ｂレジスター、Ｃ
レジスター等の内部レジスターでパスライン（アドレス
バス、データーバス）３１を介してデーター等の転送が
行なわれ演算処理やデーター処理が実行される。

２は外部操作にて任意のアドレスを設定可能なアドレス
設定回路で、該アドレス設定回路は不揮発性メモリーに
て形成されるゆ３は上記プログラムカウンターのアドレ
スデーターとアドレス設定回路にて設定されたアドレス
データーとの一致を検出する一致検出回路で、上記カウ
ンター１のアドレスデーターが設定回路に設定されたア
ドレスデーターと一致した際にハイレベル（以下“Ｈ”
と称す。）を送出する。４は外部から割込み制御の可・
否データーが設定される割込制御回路で、該回路は不揮
発性メモリーにて構成される。

５は上記−数構出回路３の出力及び割込み制御回路の出
力を検知し、両回路から“Ｈ”が送出された際に割込み
信号（“Ｈ“）を送出するアンドゲートである。該アン
ドゲート５の出力はプログラムカウンター１及び割込み
アドレス発生回路６に接続されており、ゲート５からの
割込み信号に応答して割込みアドレス発生回路に設定さ
れている割込み処理用のアドレスデーターをカウンター
１に入力する。該実施例ではゲート５の出力はカウンタ
ー１及び割込みアドレス発生回路６の両者に接続してい
るが、どちらか一方に接続しておいても良い。

８は内部及び外部からプログラムデーターの書き込み可
能なＥＥＦＲＯＭであり、該ＥＥＰＲＯＭのアドレスエ
リアは上記割込みアドレス発生回路にて発生するアドレ
スエリアが割りふられている。又、９はデーター格納用
ＲＡＭで、上記マスクＲＯＭ７．ＥＥＦＲＯＭ８と共に
メモリー回路を構成している。

第２図は第１図におけるアドレス設定回路２及び割込み
制御回路４の構成を示す回路図である。該第２図におい
てはアドレス設定回路２のデータ一端子Ｄ６〜Ｄｎが外
部のデーターパスに接続されていると共に割込み制御回
路のデータ一端子りには“Ｈ”が印加されている。又、
アドレス設定回路と割込み制御回路の書き込み端子（Ｗ
Ｒ）は互いに接続されている。

尚、マスクＲＯＭ７には例えばプログラム用のアドレス
エリアＯ番地〜７ＦＦＦ番地が割りふられ、又、ＥＥＦ
ＲＯＭ８には割込み処理用のアドレスエリアとして８０
００番地以後の番地が割りふられているものとする。

上記構成において、今、マスクＲＯＭ７にバグ（欠点）
のないプログラムが書き込まれている場合にはアドレス
設定回路２及び割込み制御回路４に割り込み用のアドレ
スデーター及び割込み許容データー（”Ｈ”）を設定す
る必要がなく、割込み制御回路４の出力はロウレベル（
以下“Ｌ”と称す）を出力している。よって、この場合
はゲート５は割り込み信号”Ｈ”を送出することがなく
、マスクＲＯＭ７に書き込まれたプログラムに従ってプ
ログラム命令が順次実行される。

次にマスクＲＯＭ７に書き込まれたプログラムにバグが
あることを発見した場合について説明する。

今、マスクＲＯＭに書き込まれたアドレス１００番地の
命令が第３図の如＜０ＲＡＡ＃＄８０であったとする。

この場合１００番地の命令としてＡＮＤＡ＃＄８０が正
しい命令であったとすると、１００番地の命令０ＲＡＡ
＃＄８０がバグとなる。

この様な場合にはアドレス設定回路２に外部より上記バ
グ番地１００を設定すると共に割込み制御回路４に割込
み許容データーとしてのＨ“を設定する。

この割込み許容データーの設定に際してはアドレス設定
回路２のデーターバスに上記バグ番地１００を外部から
設定して置き、マイクロコンピュータ−から書き込み命
令を送出し、書き込み端子ＷＲに該命令を人力すればア
ドレス設定回路には上記１００番地が設定されると同時
に割込み制御回路に割込み許容信号“Ｈ”が設定きれる
。

又、割込みアドレス発生回路６に割込み処理用のアドレ
スエリアである８００００００番地し、アドレスエリア
として該アドレス８０００番地を有するＥＥＰＲＯＭに
第４図の如く正しい命令ＡＮＤＡ＃Ｓ８０を外部より書
き込むと共にアドレス８００２にマスクＲＯＭのアドレ
スへの復帰命令ＪＭＰ　１０２を書き込む。

この様に各データーを設定することにてマイクロコンピ
ュータ−を作動させた場合、マスクＲＯＭ７のプログラ
ムに従ってアドレス９８゜９９番地の命令を実行中にプ
ログラムカウンター１のアドレスデーターが１００番地
となるので、−数構出回路３はプログラムカウンター１
の内容とアドレス設定回路に設定されているアドレスが
一致したことを検知し、一致信号としての“Ｈ”を送出
し、アンドゲート５の一方の入力に伝える。この時上述
の如く割込み制御回路４は許容信号としての“Ｈ”を送
出しているため、ゲート５は割込み信号としての“Ｈ”
を送出し、割込みアドレス発生回路６に設定されている
アドレスデーター（アドレス８０００番地）をプログラ
ムカウンター１にセットする。これにてマイクロコンピ
ュータ−はマスクＲＯＭのアドレス９８゜９９の命令を
実行後プログラムカウンターにて指定されるアドレス８
０００番地へｆＪ　行し、該番地エリアであるＥＥＦＲ
ＯＭのアドレス８０００．８００１００１番地Ａ　Ｎ　
Ｄ　Ａ　＃Ｓ　８０を実行し、次いでアドレス８００２
．８００３００３番地ＪＭＰ　１０２を実行し、プログ
ラムカウンターのアドレスを１０２ヘジヤンブさせ以後
マスクＲＯＭ７のプログラムに戻って処理動作を実行す
る。

この様になすことにて第５図の如く、マスクＲＯＭのア
ドレス９８．９９の命令実行後、Ｅ　Ｅ　Ｆ　ＲＯＭ　
（７）　７ドレス８ｏｏｏ〜８ｏｏ２の命令を実行し、
その後マスクＲＯＭのアドレス１０２へ戻り、プログラ
ムがなされるのでマスクＲＯＭにバグが存在してもマス
クＲＯＭを再書き込みすることなく、アドレス１００番
地のバグを回避し正しいプログラムが実行出来ることと
なる。

第６図は本発明を他の型式のマイクロコンピュータ−に
適用した実施例を示す回路図である。該実施例において
、第１図実施例と同一構成部には同一記号を附しである
。図において４０は割込みベクトルアドレス発生回路で
、該回路にはＥ　Ｅ　Ｐ　ＲＯＭ　８のアドレスエリア
であるアドレスＦＦＦＯ〜ＦＦＦＦのうち所定のアドレ
スデーターが設定されている。該アドレスエリアＦＦＦ
Ｑ〜ＦＦＦＦはＥＥＰＲＯＭのアドレスエリアである割
込み処理用のアドレスエリア９０００〜９ＦＦＦを指定
するためのアドレスエリアである。

第７図は上記ＥＥＦＲＯＭのアドレスエリアを示す説明
図であり、該ＥＥＰＲＯＭのアドレスエリア９０００〜
９ＦＦＦまでのエリアは割込み処理用のプログラム格納
エリアとして割ふられ、又、アドレスエリアＦＦＦＯ〜
ＦＦＦＦは割込み処理用プログラムエリア指定用のアド
レスエリアとして割ふられている。

上記ベルトルアドレス発生回路には上記アドレスエリア
ＦＦＦＯＮＦＦＦＦまでの所定のアドレスを指定する任
意のアドレスデーターが外部から設定され、後述の割込
み動作時にはベルトルアドレス発生回路４０に指定され
ているアドレスデーター（ＦＦＦＯ〜ＦＦＦＦ）がパス
ライン３１を介してプログラムカウンター１に入力し、
該カウンターにてＥＥＰＲＯＭ８の上記アドレスＦＦＦ
Ｏ〜ＦＦＦＦが指定され、該指定アドレスに書き込まれ
ているアドレスデーターがパスラインを介してプログラ
ムカウンター１にフェッチされ、該カウンター１にフェ
ッチされたアドレスデーターがパスラインに送出される
。これにてアドレスが指定され、指定アドレスの命令が
実行される。

よって、例えばベルトルアドレス発生回路に予めアドレ
スデータとしてＥＥＰＲＯＭ８のアドレスエリアのうち
ＦＦＦＯ，ＦＦＦＩを設定して置き、又、該アドレスエ
リアＦＦＦＯ，ＦＦＦＩに第７図に示す如くアドレスエ
リア９０００を指定するためのデーター９０００を外部
から書キ込んで置けば、割込み動作時にＥＥＰＲＯＭ８
のアドレス９０００番地が指定され、９０００番地以後
の番地の命令が実行されることとなる。２０はスタック
制御回路であり、該回路は後述の割込み動作時に割込み
実行時のプログラムカウンター１のアドレスデーター及
びレジスター３０に格納されていたデーターをＲＡ　Ｍ
　９の所定アドレス部に一時退避させると共に割込み復
帰命令にてＲＡＭ９に退避していたデーターを再度プロ
グラムカウンター１及びレジスター３０に戻すためのも
のである。この構成にて割込み処理時にそれ以前の処理
データーが破壊されることなく割込み処理後復元出来る
ものである。

次いで、第６図実施例の動作について説明する。

今マスクＲＯＭ７のアドレス１９６〜２０２の命令とし
て第８図（ａ）の命令が書き込まれているものとする。

このマスクＲＯＭ７の上記アドレス１９６〜２０２の命
令として本来第８図（ｂ）の如くアドレス１９９の命令
の後に命令ＬＤＡＡＤＡＴＡ２　、ＳＴＡＡＭＥＭＯ２
を実行した後、アドレス２００の命令を実行するプログ
ラムが正しいプログラムであったとすると、マスクＲＯ
Ｍ７のアドレス１９９と２００間にバグが生じているこ
ととなる。

このバグをマスクＲＯＭに基づくシュミレーション等に
て発見した場合、ＥＥＰＲＯＭ８にプログラムを追加し
てバグを補正する。

即ち、上記の場合はアドレス１９９と２００との間にバ
グがあるため、第１図と同様にしてアドレス設定回路に
アドレスデーター２００を設定する。これにより割込み
制御回路４もセットされる。

又、ベルトルアドレス発生回路４０に設定されたアドレ
スデーターＦＦＦＯ，ＦＦＦＩにて指定されるＥＥＦＲ
ＯＭＩ３のアドレスエリアＦＦＦＯ，ＦＦＦＩに割込み
処理用プログラムの先頭アドレスデーターを設定する。

今、割込み処理用プログラムをＥＥＰＲＯＭ８のエリア
９０００以後に設定したとする。この場合は上記アドレ
スＦＦＦＯ，ＦＦＦＩにアドレス９０００を指定するた
めのデーターを第７図の如く設定する。又、このアドレ
ス９０００以後（９０００〜９００４）に第７図の如く
追加プログラムを書き込む。

この様にして割込み用の各データーを設定した後、マイ
クロコンピュータ−を作動させると、アドレス１９９ま
での処理がマスクＲＯＭ７に書き込まれたプログラムに
従って処理される。

また、プログラムカウンター１のデーターが２００とな
ると一致検出回路から“Ｈ”が送出されるので、アンド
ゲート５から“Ｈ′が送出されスタック制御回路２ｏ及
びベクトルアドレス発生回路に割込み信号としての“Ｈ
”が入力される。

これにてアドレス１９９の処理が終了すると、スタック
制御回路２ｏが作動し、第８図（Ｃ）の如くそれまでプ
ログラム処理状態、即ち、アドレス１９９処理までのレ
ジスター３ｏの内容及びプログラムカウンター１のデー
ター（アドレス２００）をＲＡＭ９に退避させる。又、
この時ベルトルアドレス発生回路４ｏから設定アドレス
データーＦＦＦＯ，ＦＦＦ１がバスライ’、ｔ３１を介
してプログラムカウンター１に人力され、カウンター１
にてＥ　Ｅ　Ｆ　ＲＯＭ　８のアドルスＦＦＦＯ，ＦＦ
ＦＩが設定され、該アドレスＦＦＦＯ，ＦＦＦＩに設定
されたアドレスデーター９０００がカウンター１にフェ
ッチされ、カウンター１にて追加プログラムが設定され
ているＥ　Ｅ　Ｆ　ＲＯＭ　８　＜７）　７ドレス９ｏ
ｏｏが指定され、以後ＥＥＦＲＯＭ８の割込み処理用ア
ドレスエリアに設定された第８図（ａ）のプログラムが
実行され、アドレス９００３にて割込み用のプログラム
が終了した後、アドレス９００４の割込み復帰命令によ
りＲＡＭ９に退避していたデーターがレジスター３０に
復帰すると共にアドレスデーターがカウンター１に復帰
する。これにてレジスターのデーターはアドレス１９９
処理時点の状態に復帰すると共にカウンター１にはアド
レス２００が設定され、第８図（ｃ）の如く以後アドレ
ス２００以後のプログラムがマスクＲＯＭ７に書き込ま
れているプログラムに基づいて実行される。

以上の動作にてバグを補正した正しいプログラム処理が
なされることとなる。

第９図（ａ）は割込み制御回路４の他の一例を示す回路
図で、該制御回路４は人力をアドレス設定回路２の全出
力に接続したオアゲートにて構成されている。この様に
構成されているため、アドレス設定回路にアドレスデー
ターがセットされると自動的に割込み許容信号“Ｈ”が
割込み制御回路４から送出される。尚、アドレス設定回
路２には通常はゼロ番地が設定されているものとする。

割込み制御回路を上記第９図（ａ）の様に構成すること
にてアドレス設定回路２に設定されたデーターを判別し
て割込制御回路４へ許容信号を設定出来るので、アドレ
ス設定回路にゼロ番地を設定しても割込みが禁止される
と共に通常は割込み処理を禁止状態に保持することが出
来るものである。

第９図（ｂ）は割込み制御回路４の他の一例を示す回路
図である。該実施例では制御回路４はナントゲートで構
成されると共に、該ゲートの入力端はアドレス設定回路
の出力のうちＡ４〜ＡＩ５に接続されている。尚、アド
レス設定回路の出力としてはＡ０〜Ａ１５の１６ビツト
構成となっているものとする。この様にすることにて、
アドレス設定回路に設定されたアドレスデーターがＦＦ
ＦＯ〜ＦＦＦＦの時にはゲートは“Ｌ”となり、上記以
外のアドレスデーターが設定された時にのみ割込み許容
信号が設定されることとなる。

よって、第７図示の如くベクトルアドレスデーターエリ
アのアドレスが誤まフて設定されても割込みが禁止され
ることとなる。又、該アドレス設定回路には初期状態で
はＦＦＦＦが設定されており、アドレス設定回路にＦＦ
ＦＯ〜ＦＦＦＦ以外のデーターが設定された時のみ割込
みが行なわれる。尚、マスクＲＯＭ７のアドレスエリア
のアドレスデーターがアドレス設定回路に設定された時
のみ割込み許容信号が送出される様に割込み制御回路４
のロジックを設定すればＥＥＦＲＯＭのデータ一二リア
が誤って設定された場合にも割込みが禁止されることと
なる。

〔効果〕

以上説明したように本発明によれば割込み用のアドレス
データーを設定すれば自動的に許容データーも設定され
るので、割込み処理時の許容データーの設定し忘れを防
止すると共にその操作もアドレスデーターの設定という
一操作ですみ操作の簡略も計れるものである。

尚、実施例の割込み処理の目的はバグ補正を例として説
明したが、バグ補正以外の割込み処理においても本発明
の割込み処理装置を通用出来ることはもちろんである。

【図面の簡単な説明】

第１図は本発明に係る割込み処理装置を備えたコンピュ
ーターの要部を示すブロック図、第２図は第１図示のア
ドレス設定回路２、割込み制御回路４の一例を示す回路
図、第３図は第１図示のマスクＲＯＭ７に書き込まれた
プログラムの一部を示す説明図、第４図は第１図示のＥ
ＥＦＲＯＭ８に書き込まれたプログラムを示す説明図、
第５図は第１図示のコンピューターの動作を説明するた
めの説明図、第６図は本発明を他の型式のコンピュータ
ーに適用した実施例を示すブロック図、第７図は第６図
示のＥＥＦＲＯＭ８のアドレスエリアを示す説明図、第
８図（ａ）は第６図示のマスクＲＯＭ７に書き込まれた
プログラムの一部を示す説明図、第８図（ｂ）は正しい
プログラムを示す説明図、第８図（ｃ）は第６図示のコ
ンピューターの動作を説明するための説明図、第９図（
ａ）、（ｂ）は第１．第６図示の割込み制御回路の例を
示す回路図である。 １　−−−−−−プログラムカウンター、２　−−−−
−−アドレス設定回路、 ３　−−−−−−一致検出回路、 ７　−−−−−−マスクＲＯＭ。 ８　−−−−一−Ｅ　Ｅ　Ｐ　ＲＯＭ。 ４−−−−−一部込み制御回路。

Claims (2)

【特許請求の範囲】
1. （１）マスクＲＯＭ等の再書き込み不可能なメインメモ
   リーにジエネラルプログラムを書き込み、プログラムカ
   ウンターのアドレスデーターの更新に従って順次上記プ
   ログラムを実行すると共に、任意のアドレスデーターの
   設定が可能なアドレス設定回路と、割込み処理を許容す
   るデーターを設定する許容データー設定回路と、前記ア
   ドレス設定回路に設定されたアドレスデーターとプログ
   ラムカウンターのアドレスデーターとを比較し一致した
   際に出力を発生する一致検出回路を有し、前記許容デー
   ター設定回路に許容データーが設定されている際に前記
   一致検出回路出力により割込み処理を行うコンピュータ
   ーにおいて、前記アドレス設定回路と許容データー設定
   回路を接続し、アドレス設定回路へのアドレスデーター
   の設定に応答して許容データーを許容データー設定回路
   に設定することを特徴とするコンピューターのための割
   込み処理装置。
2. （２）前記許容データー設定回路はアドレス設定回路に
   設定されたアドレスデーターを判別して、該データーが
   所定の値のデーターの時に許容データーが設定される第
   （１）項に記載のコンピューターのための割込み処理装
   置。