JPS61166630A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS61166630A JPS61166630A JP807285A JP807285A JPS61166630A JP S61166630 A JPS61166630 A JP S61166630A JP 807285 A JP807285 A JP 807285A JP 807285 A JP807285 A JP 807285A JP S61166630 A JPS61166630 A JP S61166630A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- microprogram
- rom
- flag
- cpu3
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御方式のチャネルにお
いて、バグがあった場合に中央処理装置からの修正情報
によってノＮグの修正が可能なようにしたマイクロプロ
グラム制御方式に関するものである。
いて、バグがあった場合に中央処理装置からの修正情報
によってノＮグの修正が可能なようにしたマイクロプロ
グラム制御方式に関するものである。
マイクロプログラム制御方式のチャネルの場合、マイク
ロプログラムをＲＯＭに書いて置く必要がある。また、
マイクロプログラムの一部だけをＲＯＭに書いて置き、
中央処理装置から残りのマイクロプログラムをチャネル
内のＲＡＭに転送する方式もある。マイクロプログラム
の全てをＲＯＭに格納したチャネルにおいては、マイク
ロプログラムにバグがあった場合、ＲＯＭを交換しなけ
ればならない。一方、ＲＡＭへの転送プログラム（ロー
ダと言われている部分）のみをＲＯＭに格納し、中央処
理装置から残りのマイクロプログラムを転送する方式で
は転送するマイクロプログラムを変更すればバグへの対
応が可能であるが、中央処理装置側のシステムが立ち上
がっていない場合には、マイクロプログラムをチャネル
へ転送できないため、システムが動いているときのみチ
ャネルは動作可能であり、システムとは独立にマイクロ
プログラムによる処理を実行する必要のあるチャネルで
はこの方式は採用できない。例えば、回線制御装置とし
て動作するチャネルでは、中央処理装置側のシステムが
立ち上がっていなくても回線を通して相手方端末から何
等かの要求が送られて来た場合には、この要求に対して
何等かの応答を返す必要がある。
ロプログラムをＲＯＭに書いて置く必要がある。また、
マイクロプログラムの一部だけをＲＯＭに書いて置き、
中央処理装置から残りのマイクロプログラムをチャネル
内のＲＡＭに転送する方式もある。マイクロプログラム
の全てをＲＯＭに格納したチャネルにおいては、マイク
ロプログラムにバグがあった場合、ＲＯＭを交換しなけ
ればならない。一方、ＲＡＭへの転送プログラム（ロー
ダと言われている部分）のみをＲＯＭに格納し、中央処
理装置から残りのマイクロプログラムを転送する方式で
は転送するマイクロプログラムを変更すればバグへの対
応が可能であるが、中央処理装置側のシステムが立ち上
がっていない場合には、マイクロプログラムをチャネル
へ転送できないため、システムが動いているときのみチ
ャネルは動作可能であり、システムとは独立にマイクロ
プログラムによる処理を実行する必要のあるチャネルで
はこの方式は採用できない。例えば、回線制御装置とし
て動作するチャネルでは、中央処理装置側のシステムが
立ち上がっていなくても回線を通して相手方端末から何
等かの要求が送られて来た場合には、この要求に対して
何等かの応答を返す必要がある。
本発明は、上記の考察に基づくものであって、システム
が立ち上がっていない場合でもチャネルだけで動作可能
であり、且つバグがあった場合でも中央処理装置からの
修正情報によってバグのある部分の修正可能なマイクロ
プログラム制御方式を提供することを目的としている。
が立ち上がっていない場合でもチャネルだけで動作可能
であり、且つバグがあった場合でも中央処理装置からの
修正情報によってバグのある部分の修正可能なマイクロ
プログラム制御方式を提供することを目的としている。
そしてそのため本発明のマイクロプログラム制御方式は
、マイクロプログラム制御方式のチャネルにおいて、マ
イクロプログラムを格納するためのＲＯＭと、マイクロ
プログラムを実行するマイクロプロセッサと、ＲＯＭの
写しを格納するためのＲＡＭと、電源投入時のみセット
されるフラグとを具備し、且つ上記マイクロプロセッサ
がリセットされるリセット・ルーチンを実行した時に、
上記フラグが立っていると上記ＲＯＭの写しを上記ＲＡ
Ｍ上に取り、当該フラグをリセットした後、上記ＲＡＭ
上の写しのプログラムヘジャンプし、更に上記ＲＡＭ上
の写しを修正することによりバグを修正できるようにし
たことを特徴とするものである。
、マイクロプログラム制御方式のチャネルにおいて、マ
イクロプログラムを格納するためのＲＯＭと、マイクロ
プログラムを実行するマイクロプロセッサと、ＲＯＭの
写しを格納するためのＲＡＭと、電源投入時のみセット
されるフラグとを具備し、且つ上記マイクロプロセッサ
がリセットされるリセット・ルーチンを実行した時に、
上記フラグが立っていると上記ＲＯＭの写しを上記ＲＡ
Ｍ上に取り、当該フラグをリセットした後、上記ＲＡＭ
上の写しのプログラムヘジャンプし、更に上記ＲＡＭ上
の写しを修正することによりバグを修正できるようにし
たことを特徴とするものである。
第１図は本発明が適用されるシステムの１例を示す図で
ある。第１図において、１はチャネル、２はデバイス、
３は中央処理装置、４はメモリ・コントローラ、５はメ
モリ、６はシステム・バスをそれぞれ示しいる。チャネ
ル１は、入出力制御装置としての機能も持つものである
。デバイス２は、例えば、ディスプレイ端末やプリンタ
、磁気ディスク装置、モデムであることができる。中央
処理装置３は、システム・バス６を介してチャネル１に
種々のコマンドを与える。メモリ・コントローラ４は、
チャネル１または中央処理装置３からのメモリ・アクセ
ス要求に従ってメモリ５をアクセスするものである。
ある。第１図において、１はチャネル、２はデバイス、
３は中央処理装置、４はメモリ・コントローラ、５はメ
モリ、６はシステム・バスをそれぞれ示しいる。チャネ
ル１は、入出力制御装置としての機能も持つものである
。デバイス２は、例えば、ディスプレイ端末やプリンタ
、磁気ディスク装置、モデムであることができる。中央
処理装置３は、システム・バス６を介してチャネル１に
種々のコマンドを与える。メモリ・コントローラ４は、
チャネル１または中央処理装置３からのメモリ・アクセ
ス要求に従ってメモリ５をアクセスするものである。
第２図はチャネルの内部ブロック図である。第２図にお
いて、７はマイクロプロセッサ、８はＲＡＭ、９はＲＯ
Ｍ、１０はバス・インタフェース部、１１はパワー・オ
ン・フラグ、１２はゲートをそれぞれ示している。マイ
クロプロセッサ７は、通常はＲＡＭＢ内のマイクロプロ
グラムを実行する。ＲＡＭ８．はＲＯＭ９と同容量又は
それ以上の容量を持つ。ＲＯＭ９には、マイクロプログ
ラムが予め書き込まれている。バス・インタフェース部
１０は、システム・バス６との間で信号の遺り取りを行
う部分である。パワー・オン・フラグ１１は、電源投入
時にセットされ、マイクロプログラムによりリセットさ
れる。ゲート１２は、マイクロプロセッサ７がパワー・
オン・フラグ１１の値を読み取る時に開かれる。なお、
チャネル１に電源が投入されると、同時に中央処理装置
側の電源も入る。
いて、７はマイクロプロセッサ、８はＲＡＭ、９はＲＯ
Ｍ、１０はバス・インタフェース部、１１はパワー・オ
ン・フラグ、１２はゲートをそれぞれ示している。マイ
クロプロセッサ７は、通常はＲＡＭＢ内のマイクロプロ
グラムを実行する。ＲＡＭ８．はＲＯＭ９と同容量又は
それ以上の容量を持つ。ＲＯＭ９には、マイクロプログ
ラムが予め書き込まれている。バス・インタフェース部
１０は、システム・バス６との間で信号の遺り取りを行
う部分である。パワー・オン・フラグ１１は、電源投入
時にセットされ、マイクロプログラムによりリセットさ
れる。ゲート１２は、マイクロプロセッサ７がパワー・
オン・フラグ１１の値を読み取る時に開かれる。なお、
チャネル１に電源が投入されると、同時に中央処理装置
側の電源も入る。
第３図はマイクロプロセッサのメモリ・マツプ図であり
、マイクロプログラムが格納されるＲＯＭ９と、同じ容
量又はそれ以上の容量のＲＡ Ｍ ８がメモリ・マツプ
されている。図中の割り込みベクタとは割り込み要因が
発生した時に実行すべき一連のマイクロプログラムの先
頭番地を示すものであって、割り込みレヘル１ないしＮ
に対応してＲＡＭａ上の番地が割り当てられている。リ
セット・ベクタだけはＲＯＭＱ上のリセット・ルーチン
のアドレスが割り当てられている。パンチ領域とは、マ
イクロプログラムを修正するための領域である。
、マイクロプログラムが格納されるＲＯＭ９と、同じ容
量又はそれ以上の容量のＲＡ Ｍ ８がメモリ・マツプ
されている。図中の割り込みベクタとは割り込み要因が
発生した時に実行すべき一連のマイクロプログラムの先
頭番地を示すものであって、割り込みレヘル１ないしＮ
に対応してＲＡＭａ上の番地が割り当てられている。リ
セット・ベクタだけはＲＯＭＱ上のリセット・ルーチン
のアドレスが割り当てられている。パンチ領域とは、マ
イクロプログラムを修正するための領域である。
第４図はりセット・ルーチンの処理フローを示す図であ
る。なお、フラグとはパワー・オン・フラグのことであ
り、また、電源投入されるとりセソト・ルーチンが起動
される。システム・リセットが入ると、マイクロプロセ
ッサ７は割り込みフラグを閉じ、電源投入時のみＲＯＭ
Ｑ上の「割り込みルーチン１」から「アイドル・ルーチ
ン」までをマイクロプロセッサ７を介してＲＡＭＢ上に
転送する。ＲＡＭ８への転送が終了すると、ＲＡＭＢ上
のアイドル・ルーチンにジャンプした後、割り込みフラ
グを開く。即ち、割り込みベクタはＲＡＭＢ上に転送さ
れた各々の割り込みルーチンの先頭アドレスを示してい
るので、割り込みフラグを開いた後では、既にＲＡＭＢ
上には各々の割り込みルーチンは転送されている。また
、ＲＯＭ９上のマイクロプログラムは相対アドレスで書
かれているので、ＲＡＭＢ上に転送した後もＲＡＭＢ上
でそのまま動くことが出来る。
る。なお、フラグとはパワー・オン・フラグのことであ
り、また、電源投入されるとりセソト・ルーチンが起動
される。システム・リセットが入ると、マイクロプロセ
ッサ７は割り込みフラグを閉じ、電源投入時のみＲＯＭ
Ｑ上の「割り込みルーチン１」から「アイドル・ルーチ
ン」までをマイクロプロセッサ７を介してＲＡＭＢ上に
転送する。ＲＡＭ８への転送が終了すると、ＲＡＭＢ上
のアイドル・ルーチンにジャンプした後、割り込みフラ
グを開く。即ち、割り込みベクタはＲＡＭＢ上に転送さ
れた各々の割り込みルーチンの先頭アドレスを示してい
るので、割り込みフラグを開いた後では、既にＲＡＭＢ
上には各々の割り込みルーチンは転送されている。また
、ＲＯＭ９上のマイクロプログラムは相対アドレスで書
かれているので、ＲＡＭＢ上に転送した後もＲＡＭＢ上
でそのまま動くことが出来る。
ＲＯＭＱ上のマイクロプログラムにバグがあった場合に
は、第１図の中央処理装置３は修正情報をチャネル１に
与える。修正ルーチンは例えば「割り込みルーチンＮ」
に含まれており、ＲＡＭＢ上の任意の番地にデータをラ
イトすることが出来る。したがって、中央処理装置３が
チャネル１に対してバス・インタフェース部１０を介し
て修正情報を与えたとき、この「割り込みルーチンＮ」
が起動され、ＲＡＭａ上の間違ったマイクロプログラム
が修正される。
は、第１図の中央処理装置３は修正情報をチャネル１に
与える。修正ルーチンは例えば「割り込みルーチンＮ」
に含まれており、ＲＡＭＢ上の任意の番地にデータをラ
イトすることが出来る。したがって、中央処理装置３が
チャネル１に対してバス・インタフェース部１０を介し
て修正情報を与えたとき、この「割り込みルーチンＮ」
が起動され、ＲＡＭａ上の間違ったマイクロプログラム
が修正される。
以上の説明から明らかなように、本発明によれば、ＲＯ
Ｍ内にチャネル動作の全てのマイクロプログラムが格納
されているので中央処理装置側で未だシステムが立ち上
がっていない場合でもチャネルはデバイス側の処理が可
能であると共に、ハゲがある場合は中央処理装置からの
修正情報によってチャネル内のマイクロプログラムを修
正することが出来るという顕著な効果を奏し得る。
Ｍ内にチャネル動作の全てのマイクロプログラムが格納
されているので中央処理装置側で未だシステムが立ち上
がっていない場合でもチャネルはデバイス側の処理が可
能であると共に、ハゲがある場合は中央処理装置からの
修正情報によってチャネル内のマイクロプログラムを修
正することが出来るという顕著な効果を奏し得る。
第１図は本発明が適用されるシステムの１例をｚ ｔ
６ 、ｉ２ ’ｉＡ 、よｆ ＋ ＄ ／、（７）ｌ”
ｌｅ！ｉ５ （７）７’。、７１、 ｌ’第３図
はマイクロプロセッサのメモリ・マツプ図、第４図はリ
セット・ルーチンの処理フローを示す図である。 １・・・チャネル、２・・・デバイス、３・・・中央処
理装置、４・・・メモリ・コントローラ、５・・・メモ
リ、６・・・システム・バス、７・・・マイクロプロセ
ッサ、８・・・ＲＡＭ、９・・・ＲＯＭ、１０・・・バ
ス・インタフェース部、１１・・・パワー・オン・フラ
グ、１２・・・ゲート。
６ 、ｉ２ ’ｉＡ 、よｆ ＋ ＄ ／、（７）ｌ”
ｌｅ！ｉ５ （７）７’。、７１、 ｌ’第３図
はマイクロプロセッサのメモリ・マツプ図、第４図はリ
セット・ルーチンの処理フローを示す図である。 １・・・チャネル、２・・・デバイス、３・・・中央処
理装置、４・・・メモリ・コントローラ、５・・・メモ
リ、６・・・システム・バス、７・・・マイクロプロセ
ッサ、８・・・ＲＡＭ、９・・・ＲＯＭ、１０・・・バ
ス・インタフェース部、１１・・・パワー・オン・フラ
グ、１２・・・ゲート。
Claims (1)
- マイクロプログラム制御方式のチャネルにおいて、マイ
クロプログラムを格納するためのＲＯＭと、マイクロプ
ログラムを実行するマイクロプロセッサと、ＲＯＭの写
しを格納するためのＲＡＭと、電源投入時のみセットさ
れるフラグとを具備し、且つ上記マイクロプロセッサが
リセットされるリセット・ルーチンを実行した時に、上
記フラグが立っていると上記ＲＯＭの写しを上記ＲＡＭ
上に取り、当該フラグをリセットした後、上記ＲＡＭ上
の写しのプログラムへジャンプし、更に上記ＲＡＭ上の
写しを修正することによりバグを修正できるようにした
ことを特徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP807285A JPS61166630A (ja) | 1985-01-19 | 1985-01-19 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP807285A JPS61166630A (ja) | 1985-01-19 | 1985-01-19 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166630A true JPS61166630A (ja) | 1986-07-28 |
Family
ID=11683136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP807285A Pending JPS61166630A (ja) | 1985-01-19 | 1985-01-19 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG155769A1 (en) * | 2002-11-08 | 2009-10-29 | Intel Corp | Memory controllers with interleaved mirrored memory modes |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794844A (en) * | 1980-12-03 | 1982-06-12 | Hitachi Ltd | Data processor |
| JPS59176843A (ja) * | 1983-03-25 | 1984-10-06 | Usac Electronics Ind Co Ltd | マイクロプログラム制御方式 |
-
1985
- 1985-01-19 JP JP807285A patent/JPS61166630A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794844A (en) * | 1980-12-03 | 1982-06-12 | Hitachi Ltd | Data processor |
| JPS59176843A (ja) * | 1983-03-25 | 1984-10-06 | Usac Electronics Ind Co Ltd | マイクロプログラム制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG155769A1 (en) * | 2002-11-08 | 2009-10-29 | Intel Corp | Memory controllers with interleaved mirrored memory modes |
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