JPH0221018B2 - - Google Patents

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JPH0221018B2
JPH0221018B2 JP60283222A JP28322285A JPH0221018B2 JP H0221018 B2 JPH0221018 B2 JP H0221018B2 JP 60283222 A JP60283222 A JP 60283222A JP 28322285 A JP28322285 A JP 28322285A JP H0221018 B2 JPH0221018 B2 JP H0221018B2
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Japan
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coprocessor
main processor
trap
interrupt
data
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Uiriamu Aauin Jon
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International Business Machines Corp
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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  • General Physics & Mathematics (AREA)
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  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
  • Advance Control (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、一般的にはプロセツサの制御に関
し、さらに詳しくいえば、主プロセツサおよびコ
プロセツサの資源の共用の制御に関する。
Ｂ 従来技術 マイクロプロセツサが利用できるようになつた
ことにより、パーソナルコンピユータを含む比較
的小規模のコンピユータの機能の種類は飛躍的に
増加した。わずか５年くらい前の平均的な“パー
ソナルコンピユータ”でさえ、現在のパーソナル
コンピユータに比べれば非常に原始的であつたと
いえる程である。
個人および企業の多くはパーソナルコンピユー
タを購入し、ワード処理アプリケーシヨンやデー
タ処理アプリケーシヨン等の選択されたタスクを
実行するようそのコンピユータに命令するためそ
のようなプログラムを書くかまたは購入してい
る。
パーソナルコンピユータの技術が急速に発展し
てきたことに伴い、システムの構成要素間である
程度の互換性を保つ必要性が高まつてきた。そこ
で、現状のシステムにおいて多くのハードウエア
的入出力装置を使用できるようにするための標準
（公式または事実上の）が開発されてきた。
プログラムソフトウエア、おにびこれを使用し
た結果生成される広範なデータフアイルにはハー
ドウエアの技術の開発が進むごとに面倒な互換性
の問題がついてまわる。たとえば、ごく、初期の
パーソナルコンピユータはたいてい８ビツトマシ
ンであつた。そのプロセツサは一時に８ビツトを
処理する能力があつた。これはさらに16ビツト、
最近では32ビツトへと進んでいる。もともと８ビ
ツトプロセツサ用に書かれたソフトウエアは32ビ
ツトのシステムにおいて使用できるまたは使用可
能にできるが、そのアプリケーシヨンは普通は32
ビツトプロセツサ用のソフトウエアを書くことに
よつて高性能かつ高効率で走行するようプログラ
ムすることができる。もちろん、この問題は８ビ
ツトプロセツサと16ビツトプロセツサとの間にお
ける問題でもあつた。
したがつて、既在のソフトウエアおよびそれに
関連するデータをその後に登場したさらに進んだ
高性能のシステムにおいて使用できるようにした
いという要望が起きるのは当然のことである。し
かしながら、このような新しい高性能のシステム
はそのより優れた機能を生かすような形で利用す
ることも要請される。すなわち、能力の低い古い
ソフトウエアを使用することによりせつかくの高
性能が十分に生かしきれないことになつたので
は、高性能にした意味がなくなつてしまう。コン
ピユータの特定な新しい機能（数値機能、浮動小
数10進機能等）を可能とするため、従来はコプロ
セツサと呼ばれる付加的なプロセツサを利用して
いたが、コプロセツサを用いた従来の構成によれ
ば、付加的なコプロセツサ２５は付加的な機能を
提供しながら既存のプロセツサは特別の目的を持
つたコントローラ（たとえはＩ／Ｏロントロー
ラ）のプロセツサとして機能する。
コプロセツサに関する上記のような従来の使用
法に対し別のアプローチとして、性能の低い既存
のプログラムおよびそのデータフアイルを最新の
高性能のシステムにおいて引き続いて使用できる
ようにするため現状のシステムの主プロセツサに
比べて性能の劣る付加的なプロセツサを用いるこ
とが提案されている。これによれば、主プロセツ
サはコプロセツサとは無関係に高性能のプログラ
ムを実行することができる。この構成によれば、
既存のプログラムおよびそのデータフアイルは主
プロセツサによつて実行されているプログラムと
事実上並行して走行させることができる。
Ｃ 発明が解決しようとする問題点 後半で説明したような構成においては、２つの
プロセツサ間でシステムの資源に関する競合の問
題が生ずる場合がある。こうした問題は、各々の
プロセツサからみると全く異なつたオペレーテイ
ングシステムがシステム環境に対して実質的に存
在し得るということと絡み合つている。したがつ
て、主プロセツサが第１のオペレーテイングシス
テムに基づくアプリケーシヨンプログラムを走行
させながらコプロセツサが異なるオペレーテイン
グシステムに基づく他のアプリケーシヨンプログ
ラムを並行して走行させることができるというの
は非常に有益なことではあるが、２つのプロセツ
サが同じＩ／Ｏ装置を使用することに関する競合
の問題、およびシステムにおける２つのプロセツ
サの割込みを処理することに関する競合の問題を
解決することがさらに望ましい。
したがつて本発明の目的は、主プロセツサおよ
びコプロセツサを有する上記のようなシステムお
いて資源の共用に関する有益な技術を提供するこ
とにある。
Ｄ 問題点を解決するための手段 本発明では、以上の目的を達成するために、主
プロセツサ１１、第１図、コプロセツサ２５、第
２図および少なくとも１つの入出力装置１７、第
１図をそれぞれバス１６、第１図に接続してなる
データ処理システムにおいて、コプロセツサ２５
が入出力装置１７に直接にアクセスしてよいかど
うかを表示するデータを、主プロセツサ１１が書
替え可能な態様で記憶する記憶手段４６、第４図
と、コプロセツサ２５からの入出力装置１７への
アクセスの要求信号に応じて、対応するデータを
記憶手段４６から読み出し、このデータが入出力
装置１７への直接のアクセスの禁止を表示すると
きはコプロセツサによるアクセスを禁止し、さら
に主プロセツサ１１に所定の通知を実行し、デー
タが入出力装置１７への直接のアクセスの許容を
表示するときはコプロセツサ２５によるアクセス
を許容するアクセス要求制御手段４８、第４図と
を設け、さらにアクセス要求制御手段４８からの
通知に応じて主プロセツサ１１がコプロセツサ２
５の入出力装置１７へのアクセスを代行するよう
にしている。
Ｅ 実施例 はじめに本発明の実施例を概説する。以下に説
明する技術は、既知のコードを走行させる主プロ
セツサと、主プロセツサに対して不知のコードを
走行させるコプロセツサとの間でＩ／Ｏ装置が共
有されるような環境に適用できる。本実施例によ
れば、コプロセツサに関連して付加的な制御論理
があるので、共有されるＩ／Ｏ資源の実際の管理
はコプロセツサで走行するソフトウエアに対して
トランスペアレントである。これは主プロセツサ
によりロード可能なランダムアクセスメモリを組
み込んだトラツプ論理を提供することで実現され
る。このランダムアクセスメモリは共有された
Ｉ／Ｏ装置に関するコプロセツサの現在の使用可
能性についてのデータを含むものである。トラツ
プ論理は、主プロセツサが共有された種々のＩ／
Ｏ装置を現に使用する状態に応じて主プロセツサ
によつて動的に制御できる。コプロセツサＩ／Ｏ
装置への直接のアクセスが禁止されたときコプロ
セツサのこの要求（直接アクセス要求）が有効に
サービスされるよう、主プロセツサを利用してこ
のアクセスを遂行せしめるための論理も設けられ
る。コプロセツサのプログラムが書かれたときに
使われていたＩ／Ｏ装置が現システムには存在し
ていないか又は新しい高性能のＩ／Ｏ装置と入れ
換わつているような場合には、主プロセツサはも
とのＩ／Ｏ装置をエミユレートすることができ
る。
さらに、主プロセツサのＩ／Ｏ装置の使用状態
と競合しないよう、コプロセツサへの割込みおよ
びコプロセツサからの割込みを管理するための論
理をコプロセツサカードに関連して設ける。
以下、図面を参照しながら、本実施例を詳述す
る。
第１図は主プロセツサとコプロセツサの両方を
用いるコンピユータシステムの構成の一例を示す
図である。主プロセツサ１１はチヤンネル１２を
介してメモリコントローラ１３に接続される。主
プロセツサ１１は、たとえば、モトローラ社の
68000またはインテル社の80286でもよい。もちろ
んこれに限らずどんなタイプのものを使つてもよ
い。メモリコントローラ１３は、たとえば主プロ
セツサに80286を使うならアンテル社の8202でも
よい。チヤンネル１４はメモリコントローラ１３
とシステムメモリ１５とが接続する。システムメ
モリ１５は通常はランダムアクセスメモリであ
る。
Ｉ／Ｏバス１６はメモリコントローラ１３と、
固定デイスク装置１７、フロツピーデイスク装置
１８、プリンタ１９、デイスプレイ２０、キーボ
ード２１のような複数のＩ／Ｏ装置とを接続す
る。これらのＩ／Ｏ装置の他、コプロセツサカー
ド２２もＩ／Ｏバス１６に接続されている。キー
ボード２１を除いてこれらのＩ／Ｏ装置はＩ／Ｏ
バス１６内の割込みラインに接続されている。キ
ーボードの割込みは別の割込みラインを介して直
接主プロセツサ１１に伝えられる。
コプロセツサカード２２の構成を第２図に示し
た。コプロセツサカード２２の核となる参照番号
２５の部分は、コプロセツサ（たとえば80286）、
割込みコントローラ（たとえばインテル社の
8259）、および種々のローカルＩ／Ｏ装置を含む。
ローカルＩ／Ｏ装置にはたとえばタイマがある。
日時用クロツクが音声発生部はこのタイマからタ
イミング信号を受け取る。主プロセツサ１１によ
つて制御できるＩ／Ｏフイルタ２６は、主プロセ
ツサ１１がＩ／Ｏバス１６に接続されたＩ／Ｏ装
置１７ないし２１を要求するための高い優先順位
を持つているときは、コプロセツサカード２２に
よるＩ／Ｏ装置のアクセスを禁止する。同様な意
味で、割込みフイルタ２７はコプロセツサに関連
する割込みの制御に利用する。割込みフイルタ２
７はコプロセツサの応答を禁止するためＩ／Ｏバ
ス１６からの割込みラインを選択的に遮断するこ
とができる。割込みフイルタ２７によつて、主プ
ロセツサ１１はコプロセツサカード２２へのＩ／
Ｏ書込みで割込みを発生することができる。これ
によれば、コプロセツサは任意の割込みを直接処
理することができるし、主プロセツサ１１はその
割込みを処理することおよび１つの割込みをコプ
ロセツサに再生すること自体を要求することがで
きる。したがつて主プロセツサ１１は任意のＩ／
Ｏ装置をシミユレートすることができる。
割込みフイルタ２７の構成を第３図に示した。
コプロセツサカード２２に関連する可能性のある
４つのタイプの割込みについて説明する。第１の
タイプの割込み（おそらくこれが最も普通であろ
う）はバス割込みラインがセツトになつたライン
群３１を介してANDゲートがセツトになつた
ANDゲート群３０に到達する。説明の簡単のた
め、ライン群３１を介してANDゲート群３０に
伝達される割込みレベルをレベル１ないし５とす
る。これらレベル１ないし５は割込みの１つが
ANDゲート群３０のうちの適切な１つのANDゲ
ートのところに到達したと仮定すると、この
ANDゲートが割込みマスクレジスタ３２（後述
する）で適切に条件付けられたときその割込み信
号はANDゲート群３０、ORゲート群３３、割込
みコントローラ３４、およびコプロセツサ３５へ
の割込みラインを通る。前述したようにコプロセ
ツサ３５がインテル社の80286なら、割込みコン
トローラ３４はインテル社の8259でもよい。
割込み信号を通すANDゲート群３０を適切に
条件付けるため、割込みマスクレジスタ３２には
Ｉ／Ｏバス１６のデータ部分であるＩ／Ｏデータ
バス１６ａを介して主プロセツサ１１によるロー
ドが必要である。レベル１ないし５の割込みの
各々に対してANDゲート群３０の個々のANDゲ
ートを適切に条件付けるために、主プロセツサ１
１がコプロセツサ３５にレベル１ないし５の割込
みの１つに直接応答させたいときは、割込みマス
クレジスタ３２におけるレベル１ないし５の割込
みの各々に関連して別々のビツトがセツトされ
る。したがつて主プロセツサ１１が資源を使用中
であるためにコプロセツサ３５のレベル１ないし
５の割込みに対する直接の応答を許すことができ
ないときは、主プロセツサ１１はコプロセツサ３
５の応答を禁止したいということを示す特定の割
込みに関して割込みマスクレジスタ３２における
対応する１つのビツトを動的に制御することがで
きる。たとえば、レベル３の割込みが固定デイス
ク装置１７に関連したものであるとする。さら
に、コプロセツサ３５が固定デイスク装置１７の
読取りまたは書込みに関係しているとする。ここ
でもし主プロセツサ１１が固定デイスク装置１７
へのアクセスを要求しようとするときは、主プロ
セツサ１１は割込みマスクレジスタ３２において
レベル３の割込みに関連するビツトを１からゼロ
にリセツトすることができる。これにより、レベ
ル３の割込みに関連するANDゲート群３０のう
ちの１つのANDゲートの条件付けの解除が行わ
れる。
コプロセツサカード２２に関連する第２のタイ
プの割込みは、内向きの割込みとは異なる外向き
の割込みである。この場合、コプロセツサカード
２２における他の論理３７が主プロセツサ１１へ
割込みを発生する必要がある。この割込みは第３
図ではレベル６として示した。この割込みライン
群３１の中には入つていないので、ANDゲート
群３０には伝達されない。この割込みは主プロセ
ツサ１１へ向けられるものでありコプロセツサ３
５へ向けられるものではないから、これは当然の
ことである。
コプロセツサカード２２に関する第３のタイプ
の割込みは、コプロセツサカード２２から発せら
れる（コプロセツサカード２２上のローカルＩ／
Ｏ装置の１つから発せられる）コプロセツサへの
割込みである。前述の如く、そのようなローカル
Ｉ／Ｏ装置の１つは、たとえば、タイマである。
この場合、ローカルＩ／Ｏ装置群４０からの割込
みはコプロセツサ３５へ割込み信号を伝える割込
みコントローラ３６のレベル０の割込み入力にラ
イン３６を介して直接伝えられる。
第４のタイプの割込みは主プロセツサ１１によ
つてシミユレートされるコプロセツサ３５への割
込みである。ライン群３１を介してではなく、
Ｉ／Ｏバス１６のＩ／Ｏデータバス１６ａを介し
て主プロセツサ１１からのシミユレートされた割
込みがコプロセツサカード２２に入る。Ｉ／Ｏデ
ータバス１６ａ上にそのような割込み信号がある
と、割込み強制レジスタ４１は割込みレベル１な
いし７の任意の１つの割込み信号を割込みコント
ローラ３４へ直接伝える。レベル７の割込みは決
してライン群３１にはあらわれないということに
留意されたい。したがつてレベル７の割込みは、
Ｉ／Ｏデータバス１６ａを介して適切な信号のセ
ツトに応答する割込み強制レジスタ４１でしか強
制できない。このことにより、主プロセツサは
Ｉ／Ｏバス１６に割込みラインの割り当てられて
いないキーボードのような装置に割込み機能を提
供することができる。レベル６の割込みはライン
群３１を介してコプロセツサカード２２外から伝
えることもできるし、同時に、以上のレベル７の
割込みのように強制することもできる。このよう
に１つの割込みレベルを主プロセツサ１１および
コプロセツサ３５の間の双方向通信経路として使
用することができる。
次に第４図に示す論理すなわちＩ／Ｏフイルタ
２６について説明する。この論理によれば、主プ
ロセツサ１１のＩ／Ｏ装置の現使用状況に応じて
コプロセツサのこれらＩ／Ｏ装置への直接のアク
セスを禁ずることができる。たとえばコプロセツ
サ３５が固定デイスク装置１７からデータを読み
取りたいというような状態を考えてみる。コプロ
セツサ３５はコプロセツサのアドレスバス４５を
介して固定デイスク装置１７のアドレスを知らせ
る。このアドレスはマルフプレクサ４７を介して
トラツプRAM４６においても利用可能となる。
主プロセツサ１１が固定デイスク装置１７を現に
使用しているとすると、トラツプRAM４６に固
定デイスク装置１７のアドレスが伝えられたとき
このアドレスに対応するトラツプRAM４６にお
けるアドレスのところからゼロのデータビツトが
出力される。このゼロのデータビツトが出力され
る。このゼロのデータビツトは“データ”ライン
を介してトラツプ制御論理４８に伝えられる。こ
の時点でトラツプ制御論理４８はコプロセツサ３
５からのＩ／Ｏ読取りラインおよびＩ／Ｏ書込み
ラインに直列されたゲート群４９への“Ｒ／Ｗ
（読取／書込）遮断”信号を上げる。これにより、
コプロセツサカード２２（コプロセツサ３５）か
ら発せられるＩ／Ｏ読取り信号およびＩ／Ｏ書込
み信号が遮断される。
コプロセツサ３５はＩ／Ｏ装置からのデータ読
取りを試行中ということで、自身のＩ／Ｏ読取り
信号を上げている。Ｉ／Ｏ読取りラインおよび
Ｉ／Ｏ書込みラインはまたトラツプ制御論理４８
への入力でもあるから、トラツプ制御RAM４６
からのゼロのビツトとこのＩ／Ｏ読取り信号があ
るとトラツプ制御論理４８は読取りトラツプシー
ケンスを開始する。トラツプ制御論理４８はすぐ
にトラツプ信号（“作動不能”ライン）を発して
サイクルの途中でコプロセツサ３５を停止させ
る。このとき、トラツプ制御論理４８はＩ／Ｏバ
ス１６のアドレスバス部分であるＩ／Ｏアドレス
バス１６ｂへのゲート群５０とＩ／Ｏバス１６の
データバス部分であるＩ／Ｏデータバス１６ａへ
のゲート群５１の滅勢も行う。これらの動作によ
り、コプロセツサ３５とＩ／Ｏバス１６との接続
を完全に断つことができる。
バスアービタ５３へのライン５２に信号がある
と“―MST（マスタ）”ラインは非活動化される。
これにより、Ｉ／Ｏバス１６に関するコプロセツ
サカード２２のどんな制御権も放棄される。
トラツプ制御論理４８はANDゲート５６への
入力であるライン５５にも信号を発生する。
ANDゲート５６へのもう一方の入力は割込み制
御レジスタ５７からのものである。Ｉ／Ｏトラツ
プシーケンスについての割込みを許すため主プロ
セツサ１１が既に割込み制御レジスタ５７をセツ
トしていれば、IRQ１５（レベル１５の割込み）
信号がANDゲート５６から出力される。次に主
プロセツサ１１はIRQ１５信号によつて、または
他の例ではコプロセツサの状況レジスタ６２をポ
ーリングすることによつてサービス要求を検知す
る。
トラツプ制御論理４８からライン５５に供給さ
れる信号は一対のANDゲート６０および６１の
入力にも印加される。ANDゲート６０および６
１の各々の他方の入力はそれぞれコプロセツサ３
５からのＩ／Ｏ読取り信号およびＩ／Ｏ書込み信
号である。したがつて、ライン５５に信号がある
とANDゲート６０またはANDゲート６１は状況
レジスタ６２の或るビツトをセツトする。必要と
するデータバスが８ビツトであるか16ビツトであ
るかを表わすコプロセツサ３５から出力される
“８／16”信号も状況レジスタ６２への入力であ
る。したがつて、主プロセツサ１１はサービス要
求を検知すると、ライン群６３からゲート６４を
介してＩ／Ｏデータバス１６ａに通される状況レ
ジスタ６２の内容を読み取る。
これで主プロセツサ１１は、コプロセツサ３５
が８ビツトまたは16ビツトのデータチヤンネルで
１つのＩ／Ｏ装置からのデータの読取りを試行し
たということがわかる。そうすると主プロセツサ
１１はコプロセツサ３５のトラツプアドレスレジ
スタ２０１（第６図）からのアドレス（トラツプ
アドレス）の読取りを行う。この読取りがデコー
ダ７０（第５図）によつて検知されると選択バス
７５における１つの選択ラインが活動化されてト
ラツプ制御論理４８が付勢される。そしてゲート
６５が開きコプロセツサ３５のアドレスバス４５
からＩ／Ｏデータバス１６ａにそのアドレスが通
される。こうして主プロセツサ１１は、コプロセ
ツサ３５の試行した読取りのアドレスを取得す
る。ここで主プロセツサ１１はそのＩ／Ｏ装置に
直接読取り要求を発することもできるし、読取り
データに関して必要な計算を遂行することもでき
る（後者はそのＩ／Ｏ装置がエミユレートされた
ものであるとこに重要なものである）。主プロセ
ツサ１１は読取データ（または必要な計算を施し
た読取りデータ）を取得し、ゲート群６６を介し
てそのデータをＩ／Ｏデータバス１６ａからコプ
ロセツサのデータバス６７に書き込む。すなわち
コプロセツサ３５に書き込む。Ｉ／Ｏデータバス
１６ａへのトラツプアドレスの書込みと同じよう
に、コプロセツサのデータバス６７への読取りデ
ータの書込みはゲート群（ただし６６）を介して
行う。
こうして読取データがコプロセツサ３５に書き
込まれるので、トラツプ制御論理４８はコプロセ
ツサ３５への“作動不能”信号を下げてコプロセ
ツサ３５の処理を許可する。これでコプロセツサ
３５はデータバス６７に保持されているそのデー
タを受け取つてあたかも実際にＩ／Ｏ装置を読み
取つたかのようにしてそのオペレーシヨンを進行
する。
以上の読取りトラツプオペレーシヨンのシーケ
ンスは書込みトラツプオペレーシヨンの場合でも
ほとんど同じである。書込みトラツプの場合、主
プロセツサ１１は読取りトラツプと同じようにト
ラツプアドレスを取得して、トラツプデータレジ
スタ２０３（第６図）に読取り要求を発する。こ
の読取りがデコーダ７０で検知されると、選択バ
ス７５における１つの選択ラインが活動化されて
トラツプ制御論理４８を付勢する。これでゲート
群５１が開いてそのデータがコプロセツサのデー
タバス６７からＩ／Ｏデータバス１６ａに通る。
主プロセツサ１１は必要ならそのデータを或る
Ｉ／Ｏ装置に書き込むことができる。そうせず
に、他の何らかの目的で主プロセツサ１１がこの
データを使用するためこれをコプロセツサ３５か
ら主プロセツサ１１へ送ることが望ましいとき
は、このプロシージヤは続行できる。
真のＩ／Ｏ装置への書込みの要求がないので以
上のような読取りまたは書込みのトラツプは、診
断モードにおけるコプロセツサ３５および主プロ
セツサ１１の間でのデータの受渡しや、コプロセ
ツサ３５の入出力オペレーテイングシステムから
主プロセツサ１１で走行するサービスルーチンへ
のパラメータおよびパラメータアドレスの送信に
関してこれら２つのプロセツサのオペレーシヨン
の同期（一般的にはセマフオとして知られてい
る）に大変都合がよい。
第５図を参照しながら、主プロセツサ１１によ
るトラツプRAM４６へのロードを説明する。ト
ラツプRAM４６はｎ×１のスタテイツクRAM
でもよい。第４図のところで説明したように、ト
ラツプRAM４６がアドレスされると指定された
そのアドレスのところに存在する１つのビツトの
状態によつて、トラツプ制御論理４８はコプロセ
ツサ３５がＩ／Ｏバス１６上の１つのＩ／Ｏ装置
を直接アクセスできるのかどうかがわかる。説明
の都合上、この選択されたアドレスのところの２
進値ゼロで、コプロセツサ３５は選択されたＩ／
Ｏ装置を直接アクセスすることができないという
ことを意味し、一方２進値１で、コプロセツサ３
５はトラツプRAM４６におけるアドレスに対応
するＩ／Ｏバス１６上の特定のＩ／Ｏ装置への直
接アクセスが可能であるということを意味するも
のとする。主プロセツサ１１がトラツプRAM１
６におけるこの特定のビツトの状態を動的に変更
できるということは、本発明の特に有益かつ重要
な特徴である。
主プロセツサ１１がＩ／Ｏバス１６の制御権を
有していると、“―MST”ラインはハイレベルで
ある。主プロセツサ１１がＩ／Ｏアドレスバス１
６ｂに或る特定の“トラツプRAM更新”アドレ
スを供給すると、デコーダ７０は、主プロセツサ
１１がトラツプRAM４６における１つのビツト
の状態を更新したいのだということがわかる。ラ
イン７１に供給されるデコーダ７０の出力でマル
チプレクサ４７はデフオールト状態（第４図で説
明した如く、コプロセツサのアドレスバス４５の
内容がマルチプレクサ４７を介してトラツプ
RAM４６に通るような状態）から、Ｉ／Ｏデー
タバス１６ａおよびコプロセツサのデータバス６
７の内容がマルチプレクサ４７を介してトラツプ
RAM４６に通るような一時的な状態に切り換
る。これには第４図におけるゲート群６６の付勢
も必要である。このようにしてマルチプレクサ４
７の状態が切り換つて、Ｉ／Ｏデータバス１６ａ
およびコプロセツサのデータバス６７に主プロセ
ツサ１１によつて少なくともｍ＋１ビツトが印加
されると、そのうちのｍビツトはトラツプRAM
４６における特定のビツトのロケーシヨンをアド
レスするためマルチプレクサ４７を通る。一方、
残りの１ビツトはゲート６８を介してデータバス
６７からトラツプRAM４６の“データ”端子へ
通される。これと並行して主プロセツサ１１は
Ｉ／Ｏバス１６のＩ／Ｏ書込みラインをハイレベ
ルに上げる。デコーダ７０のライン７１の信号も
ハイレベルなので、ANDゲート７２はトラツプ
RAM４６の“書込み”端子にハイレベルの信号
を供給する。このようにして主プロセツサ１１は
特定のＩ／Ｏ装置に対応するトラツプRAM４６
における特定のアドレスのところにゼロまたは１
を書き込むことができる。
第３図に示した割込み強制レジスタ４１および
割込みマスクレジスタ３２において特定のビツト
を２進のゼロまたは１つのレベルにセツトするの
も、これと同様なデコーダ８０を使つて同じよう
にして行うことができる。
以上に示したように本発明によれば、コプロセ
ツサの試行したＩ／Ｏ装置への直接のアクセスを
必要に応じて選択的に禁止し、このアクセスを主
プロセツサが代行することによりコプロセツサは
その後の処理を引き続いて進行することができ
る。これはそのＩ／Ｏ装置がエミユレートされた
ものであるときに特に有益である。というのは、
コプロセツサがＩ／Ｏ装置から読み取ろうとして
いたデータがそのままではコプロセツサには使え
ないようなものであるときや、コプロセツサが
Ｉ／Ｏ装置に書き込もうとしていたデータがその
ままではＩ／Ｏ装置には使えないようなときは、
コプロセツサのアクセスを選択的に禁止しこれを
代行することにより主プロセツサがそのデータに
対して必要な計算を施すことができるからであ
る。もちろん、これらの場合以外にも本発明の概
念は有益である。コプロセツサのＩ／Ｏ装置への
直接アクセスの選択的な禁止は主プロセツサによ
り動的に制御できるから、システム構成の変更が
あつてもより柔軟に対応することができる。
以下に読取りトラツプオペレーシヨンおよび書
込みトラツプオペレーシヨンのより具体的な実施
例をステツプ的に表わしたものを示す。
これらのオペレーシヨンは、前述の如く主プロ
セツサ１１がIRQ１５信号でサービス要求を検知
して状況レジスタ６２を読み取ることによつて
（または他の実施例によれば状況レジスタ６２を
ポーリングすることによつて）、読取りトラツプ
または書込みトラツプのいずれが必要とされるか
に応じて呼び出される。
読取りトラツプオペレーシヨン ・ 読取りトラツプ開始 ・ トラツプアドレスレジスタの内容をトラツプ
アドレスとする（トラツプアドレスの取得） ・ トラツプアドレステーブル（トラツプアドレ
スを記憶するテーブル）でトラツプアドレスを
比較する ・ トラツプアドレスがセマフオアドレスのとき
は、 ・ セマフオオペレーシヨンの指示を実行する ・ 計算されたセマフオの応答をトラツプデー
タとする ・ トラツプアドレスが共有されたＩ／Ｏ装置の
ものであるときは、 ・ Ｉ／Ｏ装置をコプロセツサに割り当てるこ
とができるなら、 ・ その旨トラツプRAMを設定する ・ Ｉ／Ｏ装置のポートを読み取りこれを読
取りデータとする ・ Ｉ／Ｏ装置をコプロセツサに割り当てる
ことができないなら、 ・ ユーザにその旨通知する ・ トラツプアドレスがエミユレートされたＩ／
Ｏ装置のものであるときは、 ・ 必要なら実際のＩ／Ｏ装置から読取りを行
い、エミユレートされた読取り応答を計算し
これを読取りデータとする ・ 以上の場合以外はトラツプを発生すべきで
ないのでユーザにその旨通知する ・ 以上のステツプの後、16ビツトフラグがオフ
のときは、 ・ アドレスに応じて読取りデータの上位バイ
トおよび下位バイトに交換してコプロセツサ
が正しいバスラインでデータを受け取れるよ
うにする ・ 以上のようにしてトラツプされたデータをト
ラツプデータレジスタに入れる（コプロセツサ
へのデータの送信） ・ 読取りトラツプ終了 書込みトラツプオペレーシヨン ・ 書込みトラツプ開始 ・ トラツプアドレスレジスタの内容をトラツプ
アドレスとする（トラツプアドレスの取得） ・ トラツプアドレステーブルでトラツプアドレ
スを比較する ・ トラツプアドレスがセマフオアドレスのとき
は、 ・ トラツプデータレジスタの内容を書込みデ
ータとする ・ 16ビツトフラグがオフなら、 ・ アドレスに応じて書込みデータの上位バ
イトおよび下位バイトを交換して正しいバ
イトを処理できるようにする ・ １つのパラメータとして書込みデータを用
いることによりセマフオオペレーシヨンの指
示を実行する。
・ トラツプアドレスが共有されたＩ／Ｏ装置の
ものであるときは、 ・ Ｉ／Ｏ装置をコプロセツサに割り当てるこ
とができるなら、 ・ その旨トラツプRAMを設定する ・ トラツプデータレジスタの内容を書込み
データとする ・ 16ビツトフラグがオフなら、 ・ アドレスに応じて書込みデータの上位
バイトおよび下位バイトを交換して正し
いバイトを処理できるようにする ・ 適切なエミユレーシヨンを行う（データ
の計算） ・ 必要なら実際のＩ／Ｏ装置に書込みデー
タまたは計算されたデータを書込む ・ 以上の場合以外はトラツプを発生すべきで
ないのでユーザにその旨通知する ・ 書込みトラツプ終了 以下に示すコプロセツサに関するＩ／Ｏ装置可
用性設定オペレーシヨンはトラツプRAM４６の
設定のより具体的な実施例をステツプ的に表わし
たものである。
Ｉ／Ｏ装置可用性設定オペレーシヨン ・ 初期設定開始 ・ コプロセツサを停止させる ・ 割当てに関して記憶されたテーブルを使つて
トラツプRAMへの書込みを行う ユーザにはプリンタのようなＩ／Ｏ装置を必
要に応じて主プロセツサまたはコプロセツサ
に割り当てることのできる選択メニユーが与
えられ、ユーザの選択があると現在の割当て
の状況を表わすようにこのテーブルを変更す
る ・ 他の内容、およびＩ／Ｏに関する割込みを割
込み制御レジスタに入れる Ｉ／Ｏトラツプに関するコプロセツサの割込
みを付勢する ・ コプロセツサを始動させる ・ 初期設定終了 Ｆ 発明の効果 以上説明したように本発明によれば、主プロセ
ツサおよびコプロセツサを有するシステムにおい
てより有益な資源の共用が可能となる。
これは主プロセツサを用いた高性能のシステム
においてコプロセツサを付加して既存のプログラ
ムを変更することなく引き継いて使用したいよう
な場合に特に有効である。
【図面の簡単な説明】
第１図は本発明を適用することのできる主プロ
セツサおよびコプロセツサの両方を用いたコンピ
ユータシステムの構成例を示す図、第２図は第１
図に示したコンピユータシステムのコプロセツサ
カード２２の概略的な構成を示す図、第３図は第
２図に示したコプロセツサカード２２の割込みフ
イルタ２７の構成を示す図、第４図は第２図に示
したコプロセツサカード２２のＩ／Ｏフイルタ２
６の構成を示す図、第５図は主プロセツサによる
Ｉ／Ｏフイルタ２６のセツトアツプの説明に供す
る図、第６図は第３図ないし第５図に示した論理
に関するレジスタを総括的に示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ 主プロセツサ１１、第１図、コプロセツサ２
    ５、第２図および少なくとも１つの入出力装置１
    ７、第１図をそれぞれバス１６、第１図に接続し
    てなるデータ処理システムにおいて、 上記コプロセツサ２５が上記入出力装置１７に
    直接にアクセスしてよいかどうかを表示するデー
    タを、上記主プロセツサ１１が書替え可能な態様
    で記憶する記憶手段４６、第４図と、 上記コプロセツサ２５からの上記入出力装置１
    ７へのアクセスの要求信号に応じて、対応するデ
    ータを上記記憶手段４６から読み出し、このデー
    タが上記入出力装置１７への直接のアクセスの禁
    止を表示するときは上記コプロセツサ２５による
    アクセスを禁止し、さらに上記主プロセツサ１１
    に所定の通知を実行し、上記データが上記入出力
    装置１７への直接のアクセスの許容を表示すると
    きは上記コプロセツサ２５によるアクセスを許容
    するアクセス要求制御手段４８、第４図とを有
    し、 さらに上記アクセス要求制御手段４８からの上
    記通知に応じて上記主プロセツサ１１が上記コプ
    ロセツサ２５の上記入出力装置１７へのアクセス
    を代行するようにしたことを特徴とするデータ処
    理システム。
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BR (1) BR8600665A (ja)
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