JPS61101865A - マルチマイクロプロセツサシステム - Google Patents
マルチマイクロプロセツサシステムInfo
- Publication number
- JPS61101865A JPS61101865A JP59224782A JP22478284A JPS61101865A JP S61101865 A JPS61101865 A JP S61101865A JP 59224782 A JP59224782 A JP 59224782A JP 22478284 A JP22478284 A JP 22478284A JP S61101865 A JPS61101865 A JP S61101865A
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- Japan
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- unit
- processor
- units
- master
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は共通バスに接続される複数のマイクロプロセ
ッサユニットの並列動作によって処理を行うマルチマイ
クロプロセッサシステムに関スるものである。
ッサユニットの並列動作によって処理を行うマルチマイ
クロプロセッサシステムに関スるものである。
このようなシステムに関する先行技術としては、友とえ
ば特公昭５７−２２５０９号公報（以下上記公報という
）で「システム立上げ方式」として開示された方式があ
る。上記公報の第１図は電子交換機の制御の目的で構成
したマルチマイクロプロセッサシステムの一例を示すブ
ロック図であるが、この図面を一般化し簡略化して示す
と第４図のとおｐになる。すなわち、第４図は従来のシ
ステムを示すブロック図で、図において（４１）はメモ
リバス、（４２）はマスタプロセッサ、（４３） 、
（４４）はそれぞれスレーブプロセッサ、（４５ａ）、
（４５ｂ）、（４５ｃ）はそれぞれプロセッサ（４２）
、 ＜４３＞ 、 （４４）に付属するローカルメモ
ＩＪ 、（５）は共有メモＩＪ 、（４６） ｌｊ周辺
バス、（４７）は周辺制御部、（４８）はデータチャネ
ルバス、（４９）は外部記憶装置である。
ば特公昭５７−２２５０９号公報（以下上記公報という
）で「システム立上げ方式」として開示された方式があ
る。上記公報の第１図は電子交換機の制御の目的で構成
したマルチマイクロプロセッサシステムの一例を示すブ
ロック図であるが、この図面を一般化し簡略化して示す
と第４図のとおｐになる。すなわち、第４図は従来のシ
ステムを示すブロック図で、図において（４１）はメモ
リバス、（４２）はマスタプロセッサ、（４３） 、
（４４）はそれぞれスレーブプロセッサ、（４５ａ）、
（４５ｂ）、（４５ｃ）はそれぞれプロセッサ（４２）
、 ＜４３＞ 、 （４４）に付属するローカルメモ
ＩＪ 、（５）は共有メモＩＪ 、（４６） ｌｊ周辺
バス、（４７）は周辺制御部、（４８）はデータチャネ
ルバス、（４９）は外部記憶装置である。
ｉノ 次に第４図に示すシステムの動作について説
明する。システム立上がシ時の動作としてマスタプロセ
ッサ（４２ンは当該プロセッサ（４２）に付属するロー
カルメモＩＪ （４５ａ）の初期化を行なう。各スレー
ブプロセッサ（４３） 、 （４４）はマスタプロセッ
サ（４２ンの立上りを待つ。
明する。システム立上がシ時の動作としてマスタプロセ
ッサ（４２ンは当該プロセッサ（４２）に付属するロー
カルメモＩＪ （４５ａ）の初期化を行なう。各スレー
ブプロセッサ（４３） 、 （４４）はマスタプロセッ
サ（４２ンの立上りを待つ。
ローカルメモリ（４５ａ）の初期化が完了したマスタプ
ロセッサ（４２） Ｕ各スレーブプロセッサ（４３）
。
ロセッサ（４２） Ｕ各スレーブプロセッサ（４３）
。
（４４）の初期化に必要な情報（プログラム及びデータ
）を外部記憶装置（４９）から共有メモリ（５）に移し
、各スレーブプロセッサ（４３） 、 （４４）の起動
を行ない各スレーブプロセッサ（４３） 、 （４４）
の初期化完了を待ち、各スレーブプロセッサ（４３）
、 （４４）からの初期化完了報告を受けて、各スレー
ブプロセッサ（，４３） 、 （４４）の動作を開始さ
せることによりシステムの立上げを行なう。
）を外部記憶装置（４９）から共有メモリ（５）に移し
、各スレーブプロセッサ（４３） 、 （４４）の起動
を行ない各スレーブプロセッサ（４３） 、 （４４）
の初期化完了を待ち、各スレーブプロセッサ（４３）
、 （４４）からの初期化完了報告を受けて、各スレー
ブプロセッサ（，４３） 、 （４４）の動作を開始さ
せることによりシステムの立上げを行なう。
従来のシステムは以上のように構成され、マスタプロセ
ッサとスレーブプロセッサとの区別はあらかじめ定めら
れていて、スレーブプロセッサはマスタプロセッサの指
示のもとで動作するので、スレーブプロセッサの単独モ
ードでの動作が困難である等の問題点があった。
ッサとスレーブプロセッサとの区別はあらかじめ定めら
れていて、スレーブプロセッサはマスタプロセッサの指
示のもとで動作するので、スレーブプロセッサの単独モ
ードでの動作が困難である等の問題点があった。
一方において、マルチマイクロプロセッサシステムでは
、システム構築途中の形態から、システム完了時点の形
態まで、個々のプロセッサの実行モードを自由に変化で
きることがのぞましいし、プロセッサの単体試験を行う
ことが必要であるが、従来のシステムはこのような要求
に適応することが困難である。
、システム構築途中の形態から、システム完了時点の形
態まで、個々のプロセッサの実行モードを自由に変化で
きることがのぞましいし、プロセッサの単体試験を行う
ことが必要であるが、従来のシステムはこのような要求
に適応することが困難である。
この発明は上記のような問題点を解決するためになされ
たもので、各プロセッサはマスタ、不し−ブの関係かな
く独立した動作を行うことができ、かつ、システムとし
ての動作時にはマスタプロセッサの統轄的な指示の基で
各スレーブプロセッサがシステマチックに動作すること
ができる融通性の高いマルチプロセッサシステムを提供
することを目的としている。
たもので、各プロセッサはマスタ、不し−ブの関係かな
く独立した動作を行うことができ、かつ、システムとし
ての動作時にはマスタプロセッサの統轄的な指示の基で
各スレーブプロセッサがシステマチックに動作すること
ができる融通性の高いマルチプロセッサシステムを提供
することを目的としている。
この発明では、各マイクロプロセッサユニットに対し実
行制御用プログラムを格納するＲＯＭ部と、当該マイク
ロプロセッサユニット内のローカルバスからもシステム
の共有バスからもアクセスできるデュアルポー）ＲＡＭ
部とを設け、かつ上記共有バスからアクセスできる場所
にプロセッサ構成定義情報を格納し、システム立上げ時
に各マイクロプロセッサユニットが邑該ユニットに対応
するプロセッサ構成定義情報を入力し、かつ当該プロセ
ッサの状態情報を上記デュアルボー１−ＲＡＭ部に格納
することにより、いずれのマイクロプロセッサユニット
もマスタ又はスレーブとして動作することができ、かつ
いずれのユニットもテストモード又はシステムモードで
動作することができるようにした。
行制御用プログラムを格納するＲＯＭ部と、当該マイク
ロプロセッサユニット内のローカルバスからもシステム
の共有バスからもアクセスできるデュアルポー）ＲＡＭ
部とを設け、かつ上記共有バスからアクセスできる場所
にプロセッサ構成定義情報を格納し、システム立上げ時
に各マイクロプロセッサユニットが邑該ユニットに対応
するプロセッサ構成定義情報を入力し、かつ当該プロセ
ッサの状態情報を上記デュアルボー１−ＲＡＭ部に格納
することにより、いずれのマイクロプロセッサユニット
もマスタ又はスレーブとして動作することができ、かつ
いずれのユニットもテストモード又はシステムモードで
動作することができるようにした。
いずれのマイクロプロセッサユニットもマスタ又はスレ
ーブとなることができ、かつテスト七〜ド又はシステム
モードで動作することができるので各ユニットを単独に
テストすることが容易になる。またマスタユニットとし
てシステムモードで動作するユニットは共通バスを介し
て他のスレーブユニット０プロセツサ状態情報にアクセ
スし、この状態情報に応じて指令を行うことができる。
ーブとなることができ、かつテスト七〜ド又はシステム
モードで動作することができるので各ユニットを単独に
テストすることが容易になる。またマスタユニットとし
てシステムモードで動作するユニットは共通バスを介し
て他のスレーブユニット０プロセツサ状態情報にアクセ
スし、この状態情報に応じて指令を行うことができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、図に
おいて（１）は共有バス、＋２１ 、 （３１、（４１
はそれぞれマイクロプロセッサユニットで、互に同一の
構成を有し、ユニット（２）だけについてその内部構成
を示す。（５）は第４図の（５）に相幽する共有メモＩ
Ｊ 、 （６１はＣＰＵ部、（７）は共有バス制御部、
（８）はローカルＲＯＭ部、（９）はデュアルポートＲ
ＡＭ部、（１のはローカルシＷ部、（１１）は割込制御
部、（１２） ｆ′１０−カルバス、（１３）Ｕプロセ
ッサ制御パネル等とインタフェースし、マンマシンコミ
ュニケーション等ヲ行うための入出力制御部、（１４）
は共有メモリ（５）内に格納されるプロセッサ構成定義
情報、（１５）はＲＡＭ部（９）内に格納されるプロセ
ッサ状態情報、（１６）はＲＯＭ部（８）内に格納され
る実行制御プログラムである。ＲＯＭ部（８）は不揮発
性メモリによって構成されシ・ るので実行制御プロ
グラム（１のはこのシステムの電源がオフ状態になって
も消滅しない。
おいて（１）は共有バス、＋２１ 、 （３１、（４１
はそれぞれマイクロプロセッサユニットで、互に同一の
構成を有し、ユニット（２）だけについてその内部構成
を示す。（５）は第４図の（５）に相幽する共有メモＩ
Ｊ 、 （６１はＣＰＵ部、（７）は共有バス制御部、
（８）はローカルＲＯＭ部、（９）はデュアルポートＲ
ＡＭ部、（１のはローカルシＷ部、（１１）は割込制御
部、（１２） ｆ′１０−カルバス、（１３）Ｕプロセ
ッサ制御パネル等とインタフェースし、マンマシンコミ
ュニケーション等ヲ行うための入出力制御部、（１４）
は共有メモリ（５）内に格納されるプロセッサ構成定義
情報、（１５）はＲＡＭ部（９）内に格納されるプロセ
ッサ状態情報、（１６）はＲＯＭ部（８）内に格納され
る実行制御プログラムである。ＲＯＭ部（８）は不揮発
性メモリによって構成されシ・ るので実行制御プロ
グラム（１のはこのシステムの電源がオフ状態になって
も消滅しない。
第２図は第１図のプロセッサ構成定義情報（１４）及び
プロセッサ状態情報（１５）の内容を示すフォーマット
図で、第１図と同一符号は同一部分を示し、プロセッサ
構成定義情報（１４）は各マイクロプロセッサユニット
について、当該ユニットのユニット番号をアドレスとし
て格納されており、たとえばプロセラサナ１に関する内
容は（１４１）に示すとおりであシ、ＰＩＯらんには物
理プロセッサ番号が、ＰＲＩらんにはマスタ／スレーブ
指定が、ＭＯＤＥらんには動作モード指定（システムモ
ード又は動作モード）が記憶されている。また、（１５
０）の５ＴＡＴＵＳらんには停止状態であるか、動作状
態であるか、待状態であるかを示す符号が、たとえば２
進符号によυｒ ００ Ｊ 、 ｒ ０１ Ｊ 、 ｒ
１０ Ｊ の如く記憶され、（１５１）のＲＥＧら
んには停止状態に入った時のレジスタの内容等が記憶さ
れる。
プロセッサ状態情報（１５）の内容を示すフォーマット
図で、第１図と同一符号は同一部分を示し、プロセッサ
構成定義情報（１４）は各マイクロプロセッサユニット
について、当該ユニットのユニット番号をアドレスとし
て格納されており、たとえばプロセラサナ１に関する内
容は（１４１）に示すとおりであシ、ＰＩＯらんには物
理プロセッサ番号が、ＰＲＩらんにはマスタ／スレーブ
指定が、ＭＯＤＥらんには動作モード指定（システムモ
ード又は動作モード）が記憶されている。また、（１５
０）の５ＴＡＴＵＳらんには停止状態であるか、動作状
態であるか、待状態であるかを示す符号が、たとえば２
進符号によυｒ ００ Ｊ 、 ｒ ０１ Ｊ 、 ｒ
１０ Ｊ の如く記憶され、（１５１）のＲＥＧら
んには停止状態に入った時のレジスタの内容等が記憶さ
れる。
第３図は実行制御プログラム（１６）のプログラムステ
ップを示す流れ図であって、（３０）〜（３７）は各ス
テップを示す。
ップを示す流れ図であって、（３０）〜（３７）は各ス
テップを示す。
ところで、共有メモリ（５）が揮発性のメモリである場
合は、第４図に示す外部記憶装置（４９） （不揮発性
メモリであって第１図には図示してないが共有バス（１
）に接続されているとする）に対応する装置から共有メ
モリ（５）の初期化を行う必要らあるが、この初期化は
適宜行われているか、又はプロセッサ構成定義情報（１
４）は不揮発性のＲＯＭに格納されていて、実行制御プ
ログラム（１６）が起動される時点ではプロセッサ構成
定義情報（１４）は共有バス（１）を介し各マイクロプ
ロセッサユニットからアクセスできる状態にあるとする
。
合は、第４図に示す外部記憶装置（４９） （不揮発性
メモリであって第１図には図示してないが共有バス（１
）に接続されているとする）に対応する装置から共有メ
モリ（５）の初期化を行う必要らあるが、この初期化は
適宜行われているか、又はプロセッサ構成定義情報（１
４）は不揮発性のＲＯＭに格納されていて、実行制御プ
ログラム（１６）が起動される時点ではプロセッサ構成
定義情報（１４）は共有バス（１）を介し各マイクロプ
ロセッサユニットからアクセスできる状態にあるとする
。
各マイクロプロセッサユニット（２） 、 （３） 、
（４）はシステムの立上げ時に発生するリセット信号
（７′ｃとえは電源リセット信号）をトリガとして実行
制御プログラム（１６） ｆｆｉ起動する。各ユニット
（２） 、 （３１。
（４）はシステムの立上げ時に発生するリセット信号
（７′ｃとえは電源リセット信号）をトリガとして実行
制御プログラム（１６） ｆｆｉ起動する。各ユニット
（２） 、 （３１。
（４）は予め定められている優先順位等に従い共有バス
制御部（７）の制御により順次共有バス（１）を占有し
てプロセッサ構成定義情報（１４）から当該プロセッサ
の構成定義情報（たとえば第２図（１４１） ）を取込
みデュアルポートＲＡＭ部（９）に入力する（第３図ス
テップ（３１） ）次にステップ（３２）の判定を行い
ＹＥＳのときはステップ（３３）の判定に移りこの判定
もＹＥＳであるときはステップ（ア）→（３７）へ移る
。
制御部（７）の制御により順次共有バス（１）を占有し
てプロセッサ構成定義情報（１４）から当該プロセッサ
の構成定義情報（たとえば第２図（１４１） ）を取込
みデュアルポートＲＡＭ部（９）に入力する（第３図ス
テップ（３１） ）次にステップ（３２）の判定を行い
ＹＥＳのときはステップ（３３）の判定に移りこの判定
もＹＥＳであるときはステップ（ア）→（３７）へ移る
。
ステップ（３２）の判定がＮｏであればステップ（３５
）の判定に移り、その判定がＹＥＳであればステップ（
３６）→（３７）へ移る。また、ステップ（３３）の判
定又はステップ（３５）の判定がＮｏ であればステッ
プ（３７）に移る。
）の判定に移り、その判定がＹＥＳであればステップ（
３６）→（３７）へ移る。また、ステップ（３３）の判
定又はステップ（３５）の判定がＮｏ であればステッ
プ（３７）に移る。
すなわち、各マイクロプロセッサユニットハげ）マスタ
としてシステムモードで動作する、（ロ）マスタとして
テストモードで動作する、（ハ）スレーブとしてシステ
ムモードで動作する、に）スレーブとしてテストモード
で動作する、のうちのいずれかの動作をする。上記イ）
、（ロ）、（ハ）、に）の４棟類の動作について説明す
る。
としてシステムモードで動作する、（ロ）マスタとして
テストモードで動作する、（ハ）スレーブとしてシステ
ムモードで動作する、に）スレーブとしてテストモード
で動作する、のうちのいずれかの動作をする。上記イ）
、（ロ）、（ハ）、に）の４棟類の動作について説明す
る。
イ）ステップ（３３）からステップ（３４）に移り、他
のプロセッサに対し起動指令を行った後、ステップ（３
７）に移る。ステップ（３７）にはマスタとして動作す
るためのプログラムを共有メモリ（５）からローカルＲ
ＡＭ部（ｌＯ）に移す制御が含まれ、必要な場合は、第
４図のマスタプロセッサ（４２）が実行したように外部
記憶装！！ （４９）から共有メモリ（５）への情報移
送をも実行する。
のプロセッサに対し起動指令を行った後、ステップ（３
７）に移る。ステップ（３７）にはマスタとして動作す
るためのプログラムを共有メモリ（５）からローカルＲ
ＡＭ部（ｌＯ）に移す制御が含まれ、必要な場合は、第
４図のマスタプロセッサ（４２）が実行したように外部
記憶装！！ （４９）から共有メモリ（５）への情報移
送をも実行する。
（ロ）ステップ（３３）からステップ（３７）へ移る。
この場合、ステップ（３６）においては「指令無し」の
経路となって他のマイクロプロセッサユニットは動作し
ない。ステップ（３７）ではイ）と同じ動作をする。
経路となって他のマイクロプロセッサユニットは動作し
ない。ステップ（３７）ではイ）と同じ動作をする。
（ハ）ステップ（３５）からステップ（３６）にうつク
マスタプロセッサからの指令があるとステップ（３７ン
にうつる。ステップ（３７）にはスレーブとして動作す
るためのプログラムを共有メモリ（５）からローカルＲ
ＡＭ部（１０）に移す制御が含まれる。
マスタプロセッサからの指令があるとステップ（３７ン
にうつる。ステップ（３７）にはスレーブとして動作す
るためのプログラムを共有メモリ（５）からローカルＲ
ＡＭ部（１０）に移す制御が含まれる。
に）ステップ（３５）からステップ（３７）に移り真後
は上記（ハ）と同様。
は上記（ハ）と同様。
上記イ）の場合において、マスタユニッ） ｉｄ、ｌ’
ｌ−有バス（１）を介しスレーブユニット内のデュアル
ポートＲＡＭ部（９）にアクセスし、プロセッサ状態情
報（１５）を知る。従って、各マイクロプロセッサユニ
ットｊＪ は当該プロセッサの動作状態をデュアルポ
ートＲＡＭ部（９）の所定のアドレス位置に格納してお
く。
ｌ−有バス（１）を介しスレーブユニット内のデュアル
ポートＲＡＭ部（９）にアクセスし、プロセッサ状態情
報（１５）を知る。従って、各マイクロプロセッサユニ
ットｊＪ は当該プロセッサの動作状態をデュアルポ
ートＲＡＭ部（９）の所定のアドレス位置に格納してお
く。
停止（５ＴＯＰ ） は当該プロセッサが重故障を検
出し、その動作を完全に禁止していることを示す。
出し、その動作を完全に禁止していることを示す。
この場合ＲＥＧ（１５１）に停止時の敦因及びレジスタ
状態を保持する。動作中（ＲＵＮＮＩＮＧ）は当該プロ
セッサがシステムプログラムを実行していることを示し
、待（ＷＡＩＴ）は当該プロセッサがマスタプロセッサ
からの実行指令待状態であることを示す。
状態を保持する。動作中（ＲＵＮＮＩＮＧ）は当該プロ
セッサがシステムプログラムを実行していることを示し
、待（ＷＡＩＴ）は当該プロセッサがマスタプロセッサ
からの実行指令待状態であることを示す。
マスタプロセッサが停止（ＳＴＯＰ）を検出すれば実行
指令金已さずに、入出力制御部（１３）を介して外部に
誉報出力等を行なう。動作中（ＲＵＮＮＩＮＧ ）であ
れば、そのスレーブユニットにＣＰＵリセット信号を発
生させ、待（ＷＡＩＴ） の状態となった後実行指令
を行う。待（ＷＡＩＴ） の状態であればそのまま実
行指令を行い動作中（ＲＵＮＮＩＮＧ ）状態にする。
指令金已さずに、入出力制御部（１３）を介して外部に
誉報出力等を行なう。動作中（ＲＵＮＮＩＮＧ ）であ
れば、そのスレーブユニットにＣＰＵリセット信号を発
生させ、待（ＷＡＩＴ） の状態となった後実行指令
を行う。待（ＷＡＩＴ） の状態であればそのまま実
行指令を行い動作中（ＲＵＮＮＩＮＧ ）状態にする。
なお、上記実−施例では、プロセッサ構成定義情報（１
４）及びプロセッサ状態情報（１５）をそれぞれ共有メ
モリ（５）及びデュアルポートＲＡＭ部（９）上に配置
した例を示したが、これらの情報は各マイクロプロセッ
サユニットからアクセス可能な所に配置されればよく、
また別々に分離しなくてもよい。また、上記実施例では
立上げ時の基本的な動作として説明したが、システム立
上シ後に発生する各プロセッサのりイニシャライズ（ｒ
ｅ−ｉｎｉｔｉａｌｉｚｅ ）動作の実行制御にもこの
発明の方式を応用することができる。ま友、実行制御例
としてマスタプロセッサからの自動的な制御例を示した
が、プロセッサ制御パネル等からの対話的な方法による
入力を組合せた方式としてもよく、又、イニシャルプロ
グラムロード（ＩＰＬ）機能を組込むことにより、より
広範な実行制御を行うことができる。
４）及びプロセッサ状態情報（１５）をそれぞれ共有メ
モリ（５）及びデュアルポートＲＡＭ部（９）上に配置
した例を示したが、これらの情報は各マイクロプロセッ
サユニットからアクセス可能な所に配置されればよく、
また別々に分離しなくてもよい。また、上記実施例では
立上げ時の基本的な動作として説明したが、システム立
上シ後に発生する各プロセッサのりイニシャライズ（ｒ
ｅ−ｉｎｉｔｉａｌｉｚｅ ）動作の実行制御にもこの
発明の方式を応用することができる。ま友、実行制御例
としてマスタプロセッサからの自動的な制御例を示した
が、プロセッサ制御パネル等からの対話的な方法による
入力を組合せた方式としてもよく、又、イニシャルプロ
グラムロード（ＩＰＬ）機能を組込むことにより、より
広範な実行制御を行うことができる。
なお、以上のことは各マイクロプロセッサユニット上の
実行制御プログラム（１６）を変更することで実行可能
きなる。又、プロセッサ構成定義情報（１４）を書換え
ることによって各ユニットについてマスタ／スレーブの
区分及び動作モードを容易に変更することができる。
実行制御プログラム（１６）を変更することで実行可能
きなる。又、プロセッサ構成定義情報（１４）を書換え
ることによって各ユニットについてマスタ／スレーブの
区分及び動作モードを容易に変更することができる。
以上のようにこの発明によれば、マルチマイクロプロセ
ッサシステムの個々のマイクロプロセッサのマスタ／ス
レーブの区分及びその動作モードをプロセッサ構成定義
情報により容易に設定できるようにしたので、システム
構築途中の形態から、システム構築完了時点の形態まで
、個々のプロセッサの実行モードを自由に変化させるこ
とができ、プロセッサの単体試験からシステム運転に致
るまでより効果的なプロセッサの実行制御を行うことが
できる。
ッサシステムの個々のマイクロプロセッサのマスタ／ス
レーブの区分及びその動作モードをプロセッサ構成定義
情報により容易に設定できるようにしたので、システム
構築途中の形態から、システム構築完了時点の形態まで
、個々のプロセッサの実行モードを自由に変化させるこ
とができ、プロセッサの単体試験からシステム運転に致
るまでより効果的なプロセッサの実行制御を行うことが
できる。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のプロセッサ構成定義情報及びプロセッサ状態
情報の内容を示すフォーマット図、第３図は第１図の実
行制御プログラムステップを示す流れ図、第４図は従来
のシステムを示すブロック図である。 （１）は共有バス、＋２１ 、 （３） 、 ＋４１は
それぞれマイクロプロセッサユニット、（５）は共有メ
モＩＪ 、（６）はＣＰＵ部、（７）は共有バス制御部
、（８）はローカルＲＯＭ部、（９）はデュアルポート
部Ｍ部、（ｌのはローカルＲＡ、％ＩＫＬ （１２）
はローカルバス、（１４）ｄフロセッサｍ成定義情報、
（１５）はプロセッサ状態情報、（１６）は実行制御プ
ログラムである。 尚、各図中同一符号は同−又は相当部分を示す。
は第１図のプロセッサ構成定義情報及びプロセッサ状態
情報の内容を示すフォーマット図、第３図は第１図の実
行制御プログラムステップを示す流れ図、第４図は従来
のシステムを示すブロック図である。 （１）は共有バス、＋２１ 、 （３） 、 ＋４１は
それぞれマイクロプロセッサユニット、（５）は共有メ
モＩＪ 、（６）はＣＰＵ部、（７）は共有バス制御部
、（８）はローカルＲＯＭ部、（９）はデュアルポート
部Ｍ部、（ｌのはローカルＲＡ、％ＩＫＬ （１２）
はローカルバス、（１４）ｄフロセッサｍ成定義情報、
（１５）はプロセッサ状態情報、（１６）は実行制御プ
ログラムである。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数のマイクロプロセッサユニットと、これらのユニッ
トに共有される共有メモリとが共有バスにより互に接続
され、上記複数のユニットの並列動作によって処理を行
うマルチマイクロプロセッサシステムにおいて、 上記複数のユニットの各ユニット内に設けられ不揮発性
メモリに記憶される実行制御プログラム、上記複数のユ
ニットの各ユニットからアクセス可能な位置に設けられ
、各ユニットのユニット番号に対応して、当該ユニット
をマスタユニットとするかスレーブユニットとするかの
区分、及び当該ユニットの動作モードをシステムモード
とするかテストモードとするかの区分が記憶されるプロ
セッサ構成定義情報、 上記各ユニットからアクセス可能な位置に設けられ、各
ユニットに対応して当該ユニットの動作状態が記憶され
るプロセッサ状態情報、 起動されたユニットが、当該ユニットの実行制御プログ
ラムの制御に従って上記プロセッサ構成定義情報から当
該ユニットに関する情報を入力し、この入力した情報に
よって定められるマスタ／スレーブの区分及び動作モー
ドに従つてプログラムを実行する手段、 当該ユニットに関するプロセッサ構成情報によってマス
タと指定されかつ動作モードをシステムモードと指定さ
れたユニットがスレーブと指定された他のユニットに指
令を与える場合、上記他のユニットに対応するプロセッ
サ状態情報を参照する手段を備えたことを特徴とするマ
ルチマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224782A JPS61101865A (ja) | 1984-10-23 | 1984-10-23 | マルチマイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224782A JPS61101865A (ja) | 1984-10-23 | 1984-10-23 | マルチマイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101865A true JPS61101865A (ja) | 1986-05-20 |
Family
ID=16819120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224782A Pending JPS61101865A (ja) | 1984-10-23 | 1984-10-23 | マルチマイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146154A (ja) * | 1986-09-27 | 1988-06-18 | スー・ツアオ・チャン | 共働動作機能を有するホモジェニアス・マルチ・コンピュータ・システムとその共働動作の方法 |
| JPH04281645A (ja) * | 1991-03-09 | 1992-10-07 | Mita Ind Co Ltd | Ｃｐｕ間の通信方法 |
| JP2008200471A (ja) * | 2007-01-25 | 2008-09-04 | Heiwa Corp | 遊技制御装置 |
-
1984
- 1984-10-23 JP JP59224782A patent/JPS61101865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146154A (ja) * | 1986-09-27 | 1988-06-18 | スー・ツアオ・チャン | 共働動作機能を有するホモジェニアス・マルチ・コンピュータ・システムとその共働動作の方法 |
| JPH04281645A (ja) * | 1991-03-09 | 1992-10-07 | Mita Ind Co Ltd | Ｃｐｕ間の通信方法 |
| JP2008200471A (ja) * | 2007-01-25 | 2008-09-04 | Heiwa Corp | 遊技制御装置 |
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