JPH0149984B2 - - Google Patents
Info
- Publication number
- JPH0149984B2 JPH0149984B2 JP59223243A JP22324384A JPH0149984B2 JP H0149984 B2 JPH0149984 B2 JP H0149984B2 JP 59223243 A JP59223243 A JP 59223243A JP 22324384 A JP22324384 A JP 22324384A JP H0149984 B2 JPH0149984 B2 JP H0149984B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- reset
- bus
- processors
- halt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 12
- 230000009977 dual effect Effects 0.000 claims description 3
- 238000003745 diagnosis Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二重化プロセツサにおける起動制御方
式、特にパワーオンリセツト時またはシステムリ
セツト時に、まず一方のプロセツサだけが起動さ
れるようにし、その後、先に起動されたプロセツ
サから、他方のプロセツサを起動する二重化プロ
セツサにおける起動制御方式に関するものであ
る。
式、特にパワーオンリセツト時またはシステムリ
セツト時に、まず一方のプロセツサだけが起動さ
れるようにし、その後、先に起動されたプロセツ
サから、他方のプロセツサを起動する二重化プロ
セツサにおける起動制御方式に関するものであ
る。
例えば２つのマイクロプロセツサが、アドレス
バスおよびデータバスを時分割で利用し、かつこ
れら２つのプロセツサが、機能を分担して、それ
ぞれ異なるアドレスにあるプログラムを実行する
二重化プロセツサシステムが考慮されている。こ
のシステムを制御するフアームウエアプログラム
が格納されたメモリは、上記時分割で利用される
共通のバスに接続されている。
バスおよびデータバスを時分割で利用し、かつこ
れら２つのプロセツサが、機能を分担して、それ
ぞれ異なるアドレスにあるプログラムを実行する
二重化プロセツサシステムが考慮されている。こ
のシステムを制御するフアームウエアプログラム
が格納されたメモリは、上記時分割で利用される
共通のバスに接続されている。
このようなシステムにおいて、上記２つのプロ
セツサが、パワーオンによつて起動またはシステ
ムリセツトによつて再起動された場合、一般にこ
れら２つのプロセツサは、特定の同一番地からプ
ログラムを実行するか、または特定の同一番地に
格納されているデータをスタートアドレスとし
て、プログラムの実行を開始する。しかし、この
ままでは、２つのプロセツサは、それぞれ同一の
プログラムを実行し続けることになり、２つのプ
ロセツサに対し、異なるアドレスにあるプログラ
ムを実行させて機能を分担させるということがで
きないという問題がある。
セツサが、パワーオンによつて起動またはシステ
ムリセツトによつて再起動された場合、一般にこ
れら２つのプロセツサは、特定の同一番地からプ
ログラムを実行するか、または特定の同一番地に
格納されているデータをスタートアドレスとし
て、プログラムの実行を開始する。しかし、この
ままでは、２つのプロセツサは、それぞれ同一の
プログラムを実行し続けることになり、２つのプ
ロセツサに対し、異なるアドレスにあるプログラ
ムを実行させて機能を分担させるということがで
きないという問題がある。
本発明は上記問題点の解決を図り、比較的簡単
な回路により、一方のプロセツサから他方のプロ
セツサを起動および停止する手段を提供する。そ
のため、本発明の二重化プロセツサにおける起動
制御方式は、バスを共用する第１のプロセツサと
第２のプロセツサとを備えた二重化プロセツサに
おける起動制御方式において、少なくともパワー
オンリセツトまたはシステムリセツト時に上記第
２のプロセツサに対して動作停止を指示する信号
を供給するホルトレジスタと、パワーオンリセツ
トまたはシステムリセツト時に制御が移行され上
記ホルトレジスタの内容によつて上記各プロセツ
サの切分けを行うと共に上記第１のプロセツサに
おける所定のシステム初期化処理終了後に上記ホ
ルトレジスタの内容を更新し上記第２のプロセツ
サに対する動作停止を指示する信号の出力を解除
する起動処理部とを備えたことを特徴としてい
る。以下、図面を参照しつつ、実施例に従つて説
明する。
な回路により、一方のプロセツサから他方のプロ
セツサを起動および停止する手段を提供する。そ
のため、本発明の二重化プロセツサにおける起動
制御方式は、バスを共用する第１のプロセツサと
第２のプロセツサとを備えた二重化プロセツサに
おける起動制御方式において、少なくともパワー
オンリセツトまたはシステムリセツト時に上記第
２のプロセツサに対して動作停止を指示する信号
を供給するホルトレジスタと、パワーオンリセツ
トまたはシステムリセツト時に制御が移行され上
記ホルトレジスタの内容によつて上記各プロセツ
サの切分けを行うと共に上記第１のプロセツサに
おける所定のシステム初期化処理終了後に上記ホ
ルトレジスタの内容を更新し上記第２のプロセツ
サに対する動作停止を指示する信号の出力を解除
する起動処理部とを備えたことを特徴としてい
る。以下、図面を参照しつつ、実施例に従つて説
明する。
第１図は本発明の一実施例構成、第２図はバス
の切替えを説明する図、第３図は第１図図示起動
処理部の処理説明図を示す。
の切替えを説明する図、第３図は第１図図示起動
処理部の処理説明図を示す。
プロセツサ１Ａおよびプロセツサ１Ｂは、それ
ぞれ内部レジスタであるプログラムカウンタの値
に従つて、メモリ３内に格納された命令を逐次フ
エツチし実行する処理装置である。バス切替回路
２は、第２図に示すタイムチヤートの如く、所定
の時間間隔でもつて、プロセツサ１Ａとバス
BUS、またはプロセツサ１ＢとバスBUSとの接
続を交互に切替えるマルチプレクサである。これ
によつて、プロセツサ１Ａ，１Ｂは、データバス
およびアドレスバス等のバスBUSを時分割で競
合することなく利用できるようになつている。
ぞれ内部レジスタであるプログラムカウンタの値
に従つて、メモリ３内に格納された命令を逐次フ
エツチし実行する処理装置である。バス切替回路
２は、第２図に示すタイムチヤートの如く、所定
の時間間隔でもつて、プロセツサ１Ａとバス
BUS、またはプロセツサ１ＢとバスBUSとの接
続を交互に切替えるマルチプレクサである。これ
によつて、プロセツサ１Ａ，１Ｂは、データバス
およびアドレスバス等のバスBUSを時分割で競
合することなく利用できるようになつている。
メモリ３は、読出し専用メモリ（ROM）およ
び／またはランダムアクセスメモリ（RAM）に
よつて構成されるメモリであつて、所定のアドレ
スに命令およびデータが記憶されているものであ
る。プロセツサＡ用命令記憶部４は、プロセツサ
１Ａが実行する命令群が予め用意されたメモリ３
上の記憶領域である。プロセツサＢ用命令記憶部
５は、プロセツサ１Ｂが実行する命令群が予め用
意されたメモリ３上の記憶領域である。なお、必
要に応じてプロセツサ１Ａおよびプロセツサ１Ｂ
の双方が実行するサブルーチンその他の命令群が
格納された共通の命令記憶領域が設けられる。
び／またはランダムアクセスメモリ（RAM）に
よつて構成されるメモリであつて、所定のアドレ
スに命令およびデータが記憶されているものであ
る。プロセツサＡ用命令記憶部４は、プロセツサ
１Ａが実行する命令群が予め用意されたメモリ３
上の記憶領域である。プロセツサＢ用命令記憶部
５は、プロセツサ１Ｂが実行する命令群が予め用
意されたメモリ３上の記憶領域である。なお、必
要に応じてプロセツサ１Ａおよびプロセツサ１Ｂ
の双方が実行するサブルーチンその他の命令群が
格納された共通の命令記憶領域が設けられる。
起動処理部６は、パワーオンリセツト時または
システムリセツト時に最初に命令制御が移行する
ようにされ、第３図に示すような処理を行う命令
群からなるものである。処理内容の詳細について
は、後述する。
システムリセツト時に最初に命令制御が移行する
ようにされ、第３図に示すような処理を行う命令
群からなるものである。処理内容の詳細について
は、後述する。
切分け処理部７は、後述するホルトレジスタ９
の内容により、プロセツサ１Ａが行う処理とプロ
セツサ１Ｂが行う処理とを切分ける処理を実行す
るものである。
の内容により、プロセツサ１Ａが行う処理とプロ
セツサ１Ｂが行う処理とを切分ける処理を実行す
るものである。
リセツト割込みベクトル８は、パワーオンリセ
ツト時またはシステムリセツト時に制御を移行す
べき命令群の先頭アドレスを保持する記憶領域で
あつて、メモリ３上の特定のアドレスに割り付け
られているものである。本実施例では、リセツト
割込みベクトル８は、起動処理部６の先頭アドレ
スを保持する。従つて、プロセツサ１Ａおよびプ
ロセツサ１Ｂの双方とも、システム始動の際に
は、起動処理部６の先頭から命令をフエツチして
実行することとなる。
ツト時またはシステムリセツト時に制御を移行す
べき命令群の先頭アドレスを保持する記憶領域で
あつて、メモリ３上の特定のアドレスに割り付け
られているものである。本実施例では、リセツト
割込みベクトル８は、起動処理部６の先頭アドレ
スを保持する。従つて、プロセツサ１Ａおよびプ
ロセツサ１Ｂの双方とも、システム始動の際に
は、起動処理部６の先頭から命令をフエツチして
実行することとなる。
ホルトレジスタ９は、プロセツサ１Ａおよびプ
ロセツサ１Ｂから、セツト／リセツトおよび状態
読出し可能なフリツプフロツプで構成され、リセ
ツトされているときプロセツサ１Ｂに対し動作停
止を指示する信号HALTを出力するものである。
ホルトレジスタ９には、所定のアドレスが割り付
けられ、プロセツサ１Ａ，１Ｂからは、出力ゲー
ト１０および入力ゲート１１を介して、メモリ３
と同様にアクセス可能になつている。また、ホル
トレジスタ９は、パワーオンリセツト時またはシ
ステムリセツト時にリセツト信号によつて、リセ
ツトされるようになつている。
ロセツサ１Ｂから、セツト／リセツトおよび状態
読出し可能なフリツプフロツプで構成され、リセ
ツトされているときプロセツサ１Ｂに対し動作停
止を指示する信号HALTを出力するものである。
ホルトレジスタ９には、所定のアドレスが割り付
けられ、プロセツサ１Ａ，１Ｂからは、出力ゲー
ト１０および入力ゲート１１を介して、メモリ３
と同様にアクセス可能になつている。また、ホル
トレジスタ９は、パワーオンリセツト時またはシ
ステムリセツト時にリセツト信号によつて、リセ
ツトされるようになつている。
符号１２は、動作停止信号入力端子であつて、
ホルトレジスタ９に接続され、ホルトレジスタ９
からの信号が“０”のとき、プロセツサ１Ｂの動
作を停止させる端子である。スイツチ１３は、シ
ステムリセツトスイツチであつて、押下されたと
き、“０”のリセツト信号を供給する。符号１４
および１５は、プロセツサ１Ａ，１Ｂのリセツト
信号入力端子である。この端子に、“０”のリセ
ツト信号が供給されることにより、リセツト割込
みが発生する。なお、パワーオン時も同様であ
る。
ホルトレジスタ９に接続され、ホルトレジスタ９
からの信号が“０”のとき、プロセツサ１Ｂの動
作を停止させる端子である。スイツチ１３は、シ
ステムリセツトスイツチであつて、押下されたと
き、“０”のリセツト信号を供給する。符号１４
および１５は、プロセツサ１Ａ，１Ｂのリセツト
信号入力端子である。この端子に、“０”のリセ
ツト信号が供給されることにより、リセツト割込
みが発生する。なお、パワーオン時も同様であ
る。
次に、パワーオンリセツト時またはシステムリ
セツト時におけるプロセツサ１Ａおよびプロセツ
サ１Ｂの処理動作を、第３図を参照して説明す
る。
セツト時におけるプロセツサ１Ａおよびプロセツ
サ１Ｂの処理動作を、第３図を参照して説明す
る。
パワーオンリセツトまたはシステムリセツトに
より、ホルトレジスタ９がリセツトされ、プロセ
ツサ１Ｂの動作停止信号入力端子１２に“０”の
ホルト信号が供給される。これにより、最初プロ
セツサ１Ａだけが動作を開始する。まずリセツト
割込みによつて、特定のアドレスに割当てられた
リセツト割込みベクトル８の内容が、プロセツサ
１Ａのプログラムカウンタ（図示省略）にセツト
され、起動処理部６の先頭に命令制御が移行す
る。
より、ホルトレジスタ９がリセツトされ、プロセ
ツサ１Ｂの動作停止信号入力端子１２に“０”の
ホルト信号が供給される。これにより、最初プロ
セツサ１Ａだけが動作を開始する。まずリセツト
割込みによつて、特定のアドレスに割当てられた
リセツト割込みベクトル８の内容が、プロセツサ
１Ａのプログラムカウンタ（図示省略）にセツト
され、起動処理部６の先頭に命令制御が移行す
る。
起動処理部６は、第３図図示処理２０により、
ホルトレジスタ９のアドレスを指定して、入力ゲ
ート１１およびバスBUSを介してホルトレジス
タ９の内容を読む。そして、処理２１により、ホ
ルトレジスタ９の内容をチエツクする。
ホルトレジスタ９のアドレスを指定して、入力ゲ
ート１１およびバスBUSを介してホルトレジス
タ９の内容を読む。そして、処理２１により、ホ
ルトレジスタ９の内容をチエツクする。
処理２１により判定した結果、ホルトレジスタ
９の内容が“０”であるとき、現在プロセツサ１
Ａが動作しており、またホルトレジスタ９の内容
が“１”であるとき、プロセツサ１Ｂが動作して
いると判断される。最初に動作するのは、プロセ
ツサ１Ａであり、次に処理２２に実行制御が移行
する。処理２２は、例えばメモリ３上の作業領域
に対するリード／ライト・チエツクを行つたり、
入出力用LSIに関してリード／ライト・チエツク
等を行つたりする初期診断を実行するものであ
る。
９の内容が“０”であるとき、現在プロセツサ１
Ａが動作しており、またホルトレジスタ９の内容
が“１”であるとき、プロセツサ１Ｂが動作して
いると判断される。最初に動作するのは、プロセ
ツサ１Ａであり、次に処理２２に実行制御が移行
する。処理２２は、例えばメモリ３上の作業領域
に対するリード／ライト・チエツクを行つたり、
入出力用LSIに関してリード／ライト・チエツク
等を行つたりする初期診断を実行するものであ
る。
必要に応じて初期診断および他の初期設定処理
を実行し、その後、処理２３によつて、ホルトレ
ジスタ９に、バスBUSおよび出力ゲート１０を
介して“１”を書き込む。そして、例えばプロセ
ツサＡ用命令記憶部４に格納された命令にジヤン
プし、プロセツサ１Ａの処理を続行する。
を実行し、その後、処理２３によつて、ホルトレ
ジスタ９に、バスBUSおよび出力ゲート１０を
介して“１”を書き込む。そして、例えばプロセ
ツサＡ用命令記憶部４に格納された命令にジヤン
プし、プロセツサ１Ａの処理を続行する。
上記処理２３により、ホルトレジスタ９に
“１”が書き込まれると、プロセツサ１Ｂの動作
停止が解除され、プロセツサ１Ｂは同様に起動処
理部６の命令を先頭から実行する。プロセツサ１
Ｂは、まず処理２０により、ホルトレジスタ９の
内容を読み出し、処理２１により、ホルトレジス
タ９の内容が“１”であるか否かを判定する。こ
のときには、ホルトレジスタ９の内容は“１”に
なつているので、現在、起動処理部６を実行して
いるのがプロセツサ１Ｂであると認知することが
できる。これにより、プロセツサＢ用命令記憶部
５の命令にジヤンプして、プロセツサＢ用命令記
憶部５内に用意された命令を実行していく。
“１”が書き込まれると、プロセツサ１Ｂの動作
停止が解除され、プロセツサ１Ｂは同様に起動処
理部６の命令を先頭から実行する。プロセツサ１
Ｂは、まず処理２０により、ホルトレジスタ９の
内容を読み出し、処理２１により、ホルトレジス
タ９の内容が“１”であるか否かを判定する。こ
のときには、ホルトレジスタ９の内容は“１”に
なつているので、現在、起動処理部６を実行して
いるのがプロセツサ１Ｂであると認知することが
できる。これにより、プロセツサＢ用命令記憶部
５の命令にジヤンプして、プロセツサＢ用命令記
憶部５内に用意された命令を実行していく。
なお、本実施例によれば、パワーオンリセツト
時またはシステムリセツト時に限らず、プロセツ
サ１Ａが、ホルトレジスタ９をクリアすることに
より、プロセツサ１Ｂを任意の時点において停止
させることができ、また、ホルトレジスタ９に
“１”を書き込むことにより、プロセツサ１Ｂの
処理を再開させることができる。
時またはシステムリセツト時に限らず、プロセツ
サ１Ａが、ホルトレジスタ９をクリアすることに
より、プロセツサ１Ｂを任意の時点において停止
させることができ、また、ホルトレジスタ９に
“１”を書き込むことにより、プロセツサ１Ｂの
処理を再開させることができる。
上記実施例では、リセツト割込みベクトル８
が、リセツト時おける制御移行先アドレスを保持
するプロセツサを用いた例を示しているが、割込
みベクトルによらずに、リセツト時に例えば０番
地等の特定アドレスに自動的に制御が移行するよ
うなプロセツサを用いても同様に構成することが
できる。
が、リセツト時おける制御移行先アドレスを保持
するプロセツサを用いた例を示しているが、割込
みベクトルによらずに、リセツト時に例えば０番
地等の特定アドレスに自動的に制御が移行するよ
うなプロセツサを用いても同様に構成することが
できる。
以上説明した如く、本発明によれば、システム
の起動時に、２つのプロセツサがそれぞれのプロ
グラムを実行するように制御することができ、プ
ロセツサ間の機能分担を容易に実現することがで
きるようになる。特に、システムの初期診断等を
片方のプロセツサでのみ行うことができ、このと
き、もう一方のプロセツサの動作を停止させてお
くことができるので、その動きを考えずに済み、
初期診断プログラム等の作成が容易になる。本発
明は、独立したシステムに適用することができる
と共に、例えば回線制御を行うチヤネル装置内に
おけるマイクロプロセツサによる制御部というよ
うなものにも適用することができる。この場合、
例えばホストインタフエース制御用のプロセツサ
と、回線インタフエース制御用のプロセツサとに
機能分担させることができ、制御用プログラムの
簡明化を図ることが可能になり、かつ単一のプロ
セツサを用いた場合に比べて、処理のスピードア
ツプを図ることが可能になる。
の起動時に、２つのプロセツサがそれぞれのプロ
グラムを実行するように制御することができ、プ
ロセツサ間の機能分担を容易に実現することがで
きるようになる。特に、システムの初期診断等を
片方のプロセツサでのみ行うことができ、このと
き、もう一方のプロセツサの動作を停止させてお
くことができるので、その動きを考えずに済み、
初期診断プログラム等の作成が容易になる。本発
明は、独立したシステムに適用することができる
と共に、例えば回線制御を行うチヤネル装置内に
おけるマイクロプロセツサによる制御部というよ
うなものにも適用することができる。この場合、
例えばホストインタフエース制御用のプロセツサ
と、回線インタフエース制御用のプロセツサとに
機能分担させることができ、制御用プログラムの
簡明化を図ることが可能になり、かつ単一のプロ
セツサを用いた場合に比べて、処理のスピードア
ツプを図ることが可能になる。
第１図は本発明の一実施例構成、第２図はバス
の切替えを説明する図、第３図は第１図図示起動
処理部の処理説明図を示す。 図中、１Ａおよび１Ｂはプロセツサ、２はバス
切替回路、３はメモリ、６は起動処理部、７は切
分け処理部、８はリセツト割込みベクトル、９は
ホルトレジスタ、１２は動作停止信号入力端子、
１３はスイツチ、１４および１５はリセツト信号
入力端子を表す。
の切替えを説明する図、第３図は第１図図示起動
処理部の処理説明図を示す。 図中、１Ａおよび１Ｂはプロセツサ、２はバス
切替回路、３はメモリ、６は起動処理部、７は切
分け処理部、８はリセツト割込みベクトル、９は
ホルトレジスタ、１２は動作停止信号入力端子、
１３はスイツチ、１４および１５はリセツト信号
入力端子を表す。
Claims (1)
- １ バスを共有する第１のプロセツサと第２のプ
ロセツサとを備えた二重化プロセツサにおける起
動制御方式において、少なくともパワーオンリセ
ツトまたはシステムリセツト時に上記第２のプロ
セツサに対して動作停止を指示する信号を供給す
るホルトレジスタと、パワーオンリセツトまたは
システムリセツト時に制御が移行され上記ホルト
レジスタの内容によつて上記各プロセツサの切分
けを行うと共に上記第１のプロセツサにおける所
定のシステム初期化処理終了後に上記ホルトレジ
スタの内容を更新し上記第２のプロセツサに対す
る動作停止を指示する信号の出力を解除する起動
処理部とを備えたことを特徴とする二重化プロセ
ツサにおける起動制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223243A JPS61101866A (ja) | 1984-10-24 | 1984-10-24 | 二重化プロセツサにおける起動制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223243A JPS61101866A (ja) | 1984-10-24 | 1984-10-24 | 二重化プロセツサにおける起動制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61101866A JPS61101866A (ja) | 1986-05-20 |
| JPH0149984B2 true JPH0149984B2 (ja) | 1989-10-26 |
Family
ID=16795038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223243A Granted JPS61101866A (ja) | 1984-10-24 | 1984-10-24 | 二重化プロセツサにおける起動制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101866A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364115A (ja) * | 1986-09-04 | 1988-03-22 | Matsushita Commun Ind Co Ltd | ネツトワ−クシステム立上げ方式 |
| JP4717291B2 (ja) * | 2001-09-13 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | 制御レジスタ及びプロセッサ |
-
1984
- 1984-10-24 JP JP59223243A patent/JPS61101866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61101866A (ja) | 1986-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0430053B2 (ja) | ||
| JPH04133102A (ja) | プログラマブル・コントローラ及びその制御方法 | |
| JPH02156334A (ja) | 情報処理装置 | |
| JPS61180352A (ja) | プログラムダウンロ−ド方式 | |
| US20030172215A1 (en) | Interrupt- controller | |
| JPH0149984B2 (ja) | ||
| JPS61101865A (ja) | マルチマイクロプロセツサシステム | |
| JPH03138753A (ja) | マルチプロセッサシステムのブートロード装置 | |
| JPS5914063A (ja) | マイクロコンピユ−タのスタ−トアツプ方式 | |
| JPS6248871B2 (ja) | ||
| JPS5831022B2 (ja) | プロセツサ制御方式 | |
| JPS63298657A (ja) | Ｉｐｌ方式 | |
| JPH0149981B2 (ja) | ||
| JPH01217535A (ja) | 付加プロセツサユニツトの制御方法 | |
| JPS6020771B2 (ja) | マイクロ診断方式 | |
| JPS58225469A (ja) | マルチプロセツサ制御方式 | |
| JPS6249463A (ja) | 入出力制御装置のパツチ方式 | |
| JPH0421058A (ja) | サブプロセッサプログラムローディング方式 | |
| JPS61184644A (ja) | 仮想計算機システム制御方式 | |
| JPS6145346A (ja) | Ｉｐｌシミユレ−ト処理装置 | |
| JPS6231386B2 (ja) | ||
| JPH0652482B2 (ja) | シーケンスコントローラ | |
| JPS6116103B2 (ja) | ||
| JPS6148746B2 (ja) | ||
| JPH0323942B2 (ja) |