JPH0323942B2 - - Google Patents
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- JPH0323942B2 JPH0323942B2 JP60232425A JP23242585A JPH0323942B2 JP H0323942 B2 JPH0323942 B2 JP H0323942B2 JP 60232425 A JP60232425 A JP 60232425A JP 23242585 A JP23242585 A JP 23242585A JP H0323942 B2 JPH0323942 B2 JP H0323942B2
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- JP
- Japan
- Prior art keywords
- processing unit
- processing
- sub
- cpu
- sys
- Prior art date
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- Expired - Lifetime
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- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 102000002067 Protein Subunits Human genes 0.000 description 2
- 108010001267 Protein Subunits Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
Landscapes
- Cash Registers Or Receiving Machines (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
［概要］
通常マスタとして作動する一の処理ユニツト
と、通常上記一の処理ユニツトのコマンド配下で
サブとして作動する他の処理ユニツトとを備え、
システムの起動、リセツト時に所定入力がなされ
た際にはマスター、サブ関係が入れ替わり、他の
処理ユニツトの主導で処理を行なつた後再び通常
のマスタ、サブ関係に復帰する並列処理システム
において各処理ユニツトでメイン、サブの関係を
自由に設定できるようにするため、この２つの処
理ユニツトで、自己のマスタ、サブの状態ステー
タスの書込み及びこの書込んだ状態ステータスの
他方の処理ユニツトでの読出しが相互に可能な共
有記憶記憶手段を設けた。
と、通常上記一の処理ユニツトのコマンド配下で
サブとして作動する他の処理ユニツトとを備え、
システムの起動、リセツト時に所定入力がなされ
た際にはマスター、サブ関係が入れ替わり、他の
処理ユニツトの主導で処理を行なつた後再び通常
のマスタ、サブ関係に復帰する並列処理システム
において各処理ユニツトでメイン、サブの関係を
自由に設定できるようにするため、この２つの処
理ユニツトで、自己のマスタ、サブの状態ステー
タスの書込み及びこの書込んだ状態ステータスの
他方の処理ユニツトでの読出しが相互に可能な共
有記憶記憶手段を設けた。
［産業上の利用分野］
本発明は、通常マスタとして作動する一の処理
ユニツトと、通常上記一の処理ユニツトのコマン
ド配下でサブとして作動する他の処理ユニツトと
を備え、システムの起動、リセツト時に所定入力
がなされた際にはマスター、サブ関係が入れ替わ
り、他の処理ユニツトの主導で処理を行なつた後
再び通常のマスタ、サブ関係に復帰する並列処理
システムに関する。
ユニツトと、通常上記一の処理ユニツトのコマン
ド配下でサブとして作動する他の処理ユニツトと
を備え、システムの起動、リセツト時に所定入力
がなされた際にはマスター、サブ関係が入れ替わ
り、他の処理ユニツトの主導で処理を行なつた後
再び通常のマスタ、サブ関係に復帰する並列処理
システムに関する。
［従来の技術］
従来、この種の並列処理システムとしては、一
方の処理ユニツトをメインとし、他方の処理ユニ
ツトをサブとして構成するのが一般的である。そ
して、これらの処理ユニツトが夫々関連ある処理
を実行する場合、サブの処理ユニツトはメインの
処理ユニツトからのコマンドに従つて所定の処理
を行なうようにしている。
方の処理ユニツトをメインとし、他方の処理ユニ
ツトをサブとして構成するのが一般的である。そ
して、これらの処理ユニツトが夫々関連ある処理
を実行する場合、サブの処理ユニツトはメインの
処理ユニツトからのコマンドに従つて所定の処理
を行なうようにしている。
このようなシステムでは、例えばシステム電源
投入時、或いはシステムリセツト時等において、
各処理ユニツトは初期設定処理を行なうが、その
際、双方の処理ユニツトでの初期設定が完了しな
ければ、各処理ユニツトで関連ある処理を実行す
ることができない。そのため、従来、システムリ
セツト時等において、サブの処理ユニツトは初期
設定を終えると共有メモリ上にステータスを示
し、メインの処理ユニツトからのコマンド待ち状
態になる一方、メインの処理ユニツトは初期設定
後、共有メモリ上の上記ステータスに基づいてサ
ブの処理ユニツトが実行可能な状態（Ready状
態）にあることを確認したうえで、サブ処理ユニ
ツトにコマンドを与える等通常の処理を行なう。
そして、サブの処理ユニツトは当該コマンドに従
う等の処理を行ない、各処理ユニツトは夫々で関
連ある処理を実行してゆく。
投入時、或いはシステムリセツト時等において、
各処理ユニツトは初期設定処理を行なうが、その
際、双方の処理ユニツトでの初期設定が完了しな
ければ、各処理ユニツトで関連ある処理を実行す
ることができない。そのため、従来、システムリ
セツト時等において、サブの処理ユニツトは初期
設定を終えると共有メモリ上にステータスを示
し、メインの処理ユニツトからのコマンド待ち状
態になる一方、メインの処理ユニツトは初期設定
後、共有メモリ上の上記ステータスに基づいてサ
ブの処理ユニツトが実行可能な状態（Ready状
態）にあることを確認したうえで、サブ処理ユニ
ツトにコマンドを与える等通常の処理を行なう。
そして、サブの処理ユニツトは当該コマンドに従
う等の処理を行ない、各処理ユニツトは夫々で関
連ある処理を実行してゆく。
［発明が解決しようとする問題点］
ところで、上記のような従来の技術は、固定的
に定めたメインの処理ユニツトがサブの処理ユニ
ツトの状態を知り得る構成となつているだけで、
各処理ユニツトのメイ、サブが固定的でないシス
テムについて何等考慮されたものではない。
に定めたメインの処理ユニツトがサブの処理ユニ
ツトの状態を知り得る構成となつているだけで、
各処理ユニツトのメイ、サブが固定的でないシス
テムについて何等考慮されたものではない。
このため、例えば、本願発明者等が提案する
POSシステム、具体的には、主に演算処理を行
なう処理ユニツト（以下、APL・CPUという）
とプリンタ、キーボード等との入出力制御を行な
う処理ユニツト（以下、SYS・CPUという）と
を有し、通常はAPL・CPUがメイン、SYS・
CPUがサブになる一方、システム電源投入時等
にプリンタ、キーボード等の端末チエツクを行な
う際、SYS・CPUをメイン、APL・CPUをサブ
に切換えようとするものでは上記従来の技術がそ
のまま適用できない。
POSシステム、具体的には、主に演算処理を行
なう処理ユニツト（以下、APL・CPUという）
とプリンタ、キーボード等との入出力制御を行な
う処理ユニツト（以下、SYS・CPUという）と
を有し、通常はAPL・CPUがメイン、SYS・
CPUがサブになる一方、システム電源投入時等
にプリンタ、キーボード等の端末チエツクを行な
う際、SYS・CPUをメイン、APL・CPUをサブ
に切換えようとするものでは上記従来の技術がそ
のまま適用できない。
そこで、本発明の課題は、２つの処理ユニツト
で、相互に他方の処理ユニツトの状態を知り得る
ようにすることである。
で、相互に他方の処理ユニツトの状態を知り得る
ようにすることである。
［問題点を解決するための手段］
上記技術的課題を解決するための手段は、通常
マスタとして作動する一の処理ユニツトと、通常
上記一の処理ユニツトのコマンド配下でサブとし
て作動する他の処理ユニツトとを備え、システム
の起動、リセツト時に所定入力がなされた際には
マスター、サブ関係が入れ替わり、他の処理ユニ
ツトの主導で処理を行なつた後再び通常のマス
タ、サブ関係に復帰する並列処理システムであつ
て、この２つの処理ユニツトで、自己のマスタ、
サブの状態ステータスの書込み及びこの書込んだ
状態ステータスの他方の処理ユニツトでの読出し
が相互に可能な共有記憶記憶手段を設けるように
したものである。
マスタとして作動する一の処理ユニツトと、通常
上記一の処理ユニツトのコマンド配下でサブとし
て作動する他の処理ユニツトとを備え、システム
の起動、リセツト時に所定入力がなされた際には
マスター、サブ関係が入れ替わり、他の処理ユニ
ツトの主導で処理を行なつた後再び通常のマス
タ、サブ関係に復帰する並列処理システムであつ
て、この２つの処理ユニツトで、自己のマスタ、
サブの状態ステータスの書込み及びこの書込んだ
状態ステータスの他方の処理ユニツトでの読出し
が相互に可能な共有記憶記憶手段を設けるように
したものである。
［作用］
例えば、システム電源投入時において、各処理
ユニツトの双方が夫々の状態ステータスを共有記
憶手段に書込んだ後、夫々初期設定処理を行な
う。そして、メインとなるべき処理ユニツトは共
有記憶手段内の他方の処理ユニツトに関する状態
ステータスに基づいて当該他方の処理ユニツトの
Ready状態を確認する。尚、サブとなるべき処理
ユニツトは上記初期設定が完了した後、他方の処
理ユニツトからのコマンド待ち状態となる。その
後、メインとなるべき処理ユニツトがサブとなる
べき処理ユニツトにコマンドを与え、各処理ユニ
ツトは夫々関連のある処理を実行してゆく。
ユニツトの双方が夫々の状態ステータスを共有記
憶手段に書込んだ後、夫々初期設定処理を行な
う。そして、メインとなるべき処理ユニツトは共
有記憶手段内の他方の処理ユニツトに関する状態
ステータスに基づいて当該他方の処理ユニツトの
Ready状態を確認する。尚、サブとなるべき処理
ユニツトは上記初期設定が完了した後、他方の処
理ユニツトからのコマンド待ち状態となる。その
後、メインとなるべき処理ユニツトがサブとなる
べき処理ユニツトにコマンドを与え、各処理ユニ
ツトは夫々関連のある処理を実行してゆく。
［発明の実施例］
以下、本発明の実施例を図面に基づいて説明す
る。
る。
第１図は本発明に係る並列処理システムの一例
を示すブロツク図である。この例は前述したよう
な本願発明者等が提案するPOSシステムである。
を示すブロツク図である。この例は前述したよう
な本願発明者等が提案するPOSシステムである。
同図において、１０は主に演算処理を行なう
APL・CPUであり、このAPL・CPU１０はマイ
クロプロセツサ（MPU）１１、ROM１３、
RAM１２を有すると共に上位装置（図示せず）
内のメインメモリに対して直接アクセスする
DMA制御部１４を有した構成となつている。２
０はキーボード、プリンタ等の入出力制御を行な
うためのSYS・CPUであり、このSYS・CPU２
０はマイクロプロセツサ（MPU）２１、ROM
２２及びDMA制御部２３を有した構成となる一
方、更に、上記APL・CPU１０による書込み、
読出し、及び当該SYS・CPU２０による書込み、
読出しが可能となる共通レジスタ２４を備えたも
のとなつている。
APL・CPUであり、このAPL・CPU１０はマイ
クロプロセツサ（MPU）１１、ROM１３、
RAM１２を有すると共に上位装置（図示せず）
内のメインメモリに対して直接アクセスする
DMA制御部１４を有した構成となつている。２
０はキーボード、プリンタ等の入出力制御を行な
うためのSYS・CPUであり、このSYS・CPU２
０はマイクロプロセツサ（MPU）２１、ROM
２２及びDMA制御部２３を有した構成となる一
方、更に、上記APL・CPU１０による書込み、
読出し、及び当該SYS・CPU２０による書込み、
読出しが可能となる共通レジスタ２４を備えたも
のとなつている。
３０はインタフエース制御部であり、こインタ
フエース制御部３０は、SYS・CPU２０が利用
するRAM３１、及びキーボード装置、プリンタ
装置、デイスプレイ装置、バーコードリーダ夫々
のインタフエースを行なうキーボードインタフエ
ース３２、プリンタインタフエース３３、デイス
プレイインタフエース３４、バコードリーダイン
タフエース３５を有する他、上位装置との間の回
線のインタフエースを行なう回線インタフエース
３６及び情報送受信用のレシーバ／ドライバ
（DR／RV）３７を有した構成となつている。そ
して、SYS・CPU２０はこのインタフエース制
御部３０を介してプリンタ装置、デイスプレイ装
置等の端末装置の制御を行なうと共に、上位装置
との間の情報伝送制御等を行なうようになつてい
る。
フエース制御部３０は、SYS・CPU２０が利用
するRAM３１、及びキーボード装置、プリンタ
装置、デイスプレイ装置、バーコードリーダ夫々
のインタフエースを行なうキーボードインタフエ
ース３２、プリンタインタフエース３３、デイス
プレイインタフエース３４、バコードリーダイン
タフエース３５を有する他、上位装置との間の回
線のインタフエースを行なう回線インタフエース
３６及び情報送受信用のレシーバ／ドライバ
（DR／RV）３７を有した構成となつている。そ
して、SYS・CPU２０はこのインタフエース制
御部３０を介してプリンタ装置、デイスプレイ装
置等の端末装置の制御を行なうと共に、上位装置
との間の情報伝送制御等を行なうようになつてい
る。
このようなシステムにおいて、例えばシステム
電源投入時に、APL・CPU１０の処理は例えば
第２図に示すフローに従つて行なわれる一方、
SYS・CPU２０の処理は例えば第３図に示すフ
ローに従つて行なわれる。
電源投入時に、APL・CPU１０の処理は例えば
第２図に示すフローに従つて行なわれる一方、
SYS・CPU２０の処理は例えば第３図に示すフ
ローに従つて行なわれる。
まず、APL・CPU１０についてみると（第２
図参照）、共通レジスタ２４に初期設定実行中を
示すフラグをオンする（INTBSY ON…１−
１）。その後、ROM１３の内部チエツク（１−
２）、RAM１２の内部チエツク（１−３）等の
初期設定処理を行ない、その初期設定処理が終了
した時点で、上記共通レジスタ２４の当該APL
側のフラグをオフする（INTBSY OFF…１−
４）。そして、後述するような共通レジスタ２４
におけるSYS側のフラグがオフ状態となるか否
かを確認し（１−５）、当該SYS側のフラグがオ
フ状態となれば、ROM１３に格納されたプログ
ラムに従つて通常の処理を行なう。
図参照）、共通レジスタ２４に初期設定実行中を
示すフラグをオンする（INTBSY ON…１−
１）。その後、ROM１３の内部チエツク（１−
２）、RAM１２の内部チエツク（１−３）等の
初期設定処理を行ない、その初期設定処理が終了
した時点で、上記共通レジスタ２４の当該APL
側のフラグをオフする（INTBSY OFF…１−
４）。そして、後述するような共通レジスタ２４
におけるSYS側のフラグがオフ状態となるか否
かを確認し（１−５）、当該SYS側のフラグがオ
フ状態となれば、ROM１３に格納されたプログ
ラムに従つて通常の処理を行なう。
また、上記のようなAPL・CPU１０の処理の
過程で同時にSYS・CPU２０は次のような処理
を行なう（第３図参照）。共通レジスタ２４に初
期設定実行中を示すフラグをオンし（INTBSY
ON…２−１）、内部の各LSiやインタフエース制
御部３０の各ｉ／ｏ装置制御用のLSiの初期設定
を行なう（２−２）。この初期設定処理の終了後、
後述するような所定のテスト実行操作が行なわれ
なければ（２−３）上記共通レジスタ２４の当該
SYS側のフラグをオフし（INTBSY OFF…２−
４）、APL・CPU１０からのコマンド待ち状態と
なる（２−５）。
過程で同時にSYS・CPU２０は次のような処理
を行なう（第３図参照）。共通レジスタ２４に初
期設定実行中を示すフラグをオンし（INTBSY
ON…２−１）、内部の各LSiやインタフエース制
御部３０の各ｉ／ｏ装置制御用のLSiの初期設定
を行なう（２−２）。この初期設定処理の終了後、
後述するような所定のテスト実行操作が行なわれ
なければ（２−３）上記共通レジスタ２４の当該
SYS側のフラグをオフし（INTBSY OFF…２−
４）、APL・CPU１０からのコマンド待ち状態と
なる（２−５）。
上記のようなAPL・CPU１０とSYS・CPU２
０の作動は、APL・CPU１０をメイン、SYS・
CPU２０をサブとした場合の作動であり、
SYS・CPU２０が第３図におけるステツプ（２
−４）に従つて共通レジスタ２４のSYS側フラ
グをオフすると、前述したようにAPL・CPU１
０はそれを受けて（第２図におけるステツプ１−
５）通常のプログラムに従つた処理を行なうが、
その過程で、SYS・CPU２０に対してコマンド
が送られ、SYS・CPU２０は当該コマンドに従
つてプログラムの実行を行なう。それにより、
APL・CPU１０及びSYS・CPU２０は夫々関連
のある処理を実行する。
０の作動は、APL・CPU１０をメイン、SYS・
CPU２０をサブとした場合の作動であり、
SYS・CPU２０が第３図におけるステツプ（２
−４）に従つて共通レジスタ２４のSYS側フラ
グをオフすると、前述したようにAPL・CPU１
０はそれを受けて（第２図におけるステツプ１−
５）通常のプログラムに従つた処理を行なうが、
その過程で、SYS・CPU２０に対してコマンド
が送られ、SYS・CPU２０は当該コマンドに従
つてプログラムの実行を行なう。それにより、
APL・CPU１０及びSYS・CPU２０は夫々関連
のある処理を実行する。
一方、第３図に示すSYS・CPU２０の処理過
程で、所定のテスト実行操作、例えばキーボード
からの予め定めた所定キー入力があれば（２−
３）、当該SYS・CPU２０は共通レジスタ２４に
おけるAPL側のフラグがオフ状態となつている
か否かを確認し（２−６）、当該APL側のフラグ
がオフ状態となつていれば、各種端末チエツク等
のテスト処理（以下、テストプロという）を実行
する（２−７）。このテストプロは、例えば各
ｉ／ｏ制御LSiの動作試験、SYS側、APL側での
メモリの読出し及び書込み試験等を行なうもので
あるが、その過程でSYS側のフラグ確認作動
（第２図におけるステツプ１−５）を行なつてい
るAPL・CPU１０にはSYS・CPU２０から割込
みがかかり、APL・CPU１０も当該テストプロ
の一部を実行する。即ち、当該テストプロの処理
はSYS・CPU２０がメイン、APL・CPU１０が
サブとして実行される。
程で、所定のテスト実行操作、例えばキーボード
からの予め定めた所定キー入力があれば（２−
３）、当該SYS・CPU２０は共通レジスタ２４に
おけるAPL側のフラグがオフ状態となつている
か否かを確認し（２−６）、当該APL側のフラグ
がオフ状態となつていれば、各種端末チエツク等
のテスト処理（以下、テストプロという）を実行
する（２−７）。このテストプロは、例えば各
ｉ／ｏ制御LSiの動作試験、SYS側、APL側での
メモリの読出し及び書込み試験等を行なうもので
あるが、その過程でSYS側のフラグ確認作動
（第２図におけるステツプ１−５）を行なつてい
るAPL・CPU１０にはSYS・CPU２０から割込
みがかかり、APL・CPU１０も当該テストプロ
の一部を実行する。即ち、当該テストプロの処理
はSYS・CPU２０がメイン、APL・CPU１０が
サブとして実行される。
上記のように本実施例によれば、APL・CPU
１０及びSYS・CPU２０において、電源投入時
に初期設定処理を行なつている間だけ、共通レジ
スタ２４に夫々フラグをオンするようにしている
ため、APL・CPU１０がSYS側のフラグを確認
することにより、APL側をメイン、SYS側をサ
ブとした通常の処理の実行が可能となり、また、
SYS側をメイン、APL側をサブとしたテストプ
ロの実行も可能となる。
１０及びSYS・CPU２０において、電源投入時
に初期設定処理を行なつている間だけ、共通レジ
スタ２４に夫々フラグをオンするようにしている
ため、APL・CPU１０がSYS側のフラグを確認
することにより、APL側をメイン、SYS側をサ
ブとした通常の処理の実行が可能となり、また、
SYS側をメイン、APL側をサブとしたテストプ
ロの実行も可能となる。
［発明の効果］
以上説明してきたように、本発明によれば通常
マスタとして作動する一の処理ユニツトと、通常
上記一の処理ユニツトのコマンド配下でサブとし
て作動する他の処理ユニツトとを備え、システム
の起動、リセツト時に所定入力がなされた際には
マスター、サブ関係が入れ替わり、他の処理ユニ
ツトの主導で処理を行なつた後再び通常のマス
タ、サブ関係に復帰する並列処理システムであつ
て、この２つの処理ユニツトで、自己のマスタ、
サブの状態ステータスの書込み及びこの書込んだ
状態ステータスの他方の処理ユニツトでの読出し
が相互に可能な共有記憶記憶手段を設けるように
したため、各処理ユニツトデ各々他方の処理ユニ
ツトのメイン、サブの状態を知ることができるよ
うになる。従つて、各処理ユニツトが夫々関連あ
る処理を実行する際に、メイン、サブの関係を固
定的に定める必要性がなくなり、更に多様な処理
が可能となるシステムが実現できる。
マスタとして作動する一の処理ユニツトと、通常
上記一の処理ユニツトのコマンド配下でサブとし
て作動する他の処理ユニツトとを備え、システム
の起動、リセツト時に所定入力がなされた際には
マスター、サブ関係が入れ替わり、他の処理ユニ
ツトの主導で処理を行なつた後再び通常のマス
タ、サブ関係に復帰する並列処理システムであつ
て、この２つの処理ユニツトで、自己のマスタ、
サブの状態ステータスの書込み及びこの書込んだ
状態ステータスの他方の処理ユニツトでの読出し
が相互に可能な共有記憶記憶手段を設けるように
したため、各処理ユニツトデ各々他方の処理ユニ
ツトのメイン、サブの状態を知ることができるよ
うになる。従つて、各処理ユニツトが夫々関連あ
る処理を実行する際に、メイン、サブの関係を固
定的に定める必要性がなくなり、更に多様な処理
が可能となるシステムが実現できる。
第１図は本発明に係る並列処理システムの一例
を示すブロツク図、第２図は電源投入時における
APL・CPUの処理フローを示すフローチヤート、
第３図は電源投入時におけるSYS・CPUの処理
フローを示すフローチヤートである。 １０……主に演算処理を行なう処理ユニツト
（APL・CPU）、１１……マイクロプロセツサ
（MPU）、１２……RAM、１３……ROM、１４
……DMA制御部、２０……入出力制御を行なう
処理ユニツト（SYS・CPU）、２１……マイクロ
プロセツサ（MPU）、２２……ROM、２３……
DMA制御部、２４……共通レジスタ、３０……
インタフエース制御部。
を示すブロツク図、第２図は電源投入時における
APL・CPUの処理フローを示すフローチヤート、
第３図は電源投入時におけるSYS・CPUの処理
フローを示すフローチヤートである。 １０……主に演算処理を行なう処理ユニツト
（APL・CPU）、１１……マイクロプロセツサ
（MPU）、１２……RAM、１３……ROM、１４
……DMA制御部、２０……入出力制御を行なう
処理ユニツト（SYS・CPU）、２１……マイクロ
プロセツサ（MPU）、２２……ROM、２３……
DMA制御部、２４……共通レジスタ、３０……
インタフエース制御部。
Claims (1)
- 【特許請求の範囲】 １ 通常マスタとして作動する一の処理ユニツト
と、通常上記一の処理ユニツトのコマンド配下で
サブとして作動する他の処理ユニツトとを備え、
システムの起動、リセツト時に所定入力がなされ
た際にはマスター、サブ関係が入れ替わり、他の
処理ユニツトの主導で処理を行なつた後再び通常
のマスタ、サブ関係に復帰する並列処理システム
であつて、 この２つの処理ユニツトで、自己のマスタ、サ
ブの状態ステータスの書込み及びこの書込んだ状
態ステータスの他方の処理ユニツトでの読出しが
相互に可能な共有記憶記憶手段を設けたことを特
徴とする並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242585A JPS6292060A (ja) | 1985-10-18 | 1985-10-18 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242585A JPS6292060A (ja) | 1985-10-18 | 1985-10-18 | 並列処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292060A JPS6292060A (ja) | 1987-04-27 |
| JPH0323942B2 true JPH0323942B2 (ja) | 1991-04-02 |
Family
ID=16939062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242585A Granted JPS6292060A (ja) | 1985-10-18 | 1985-10-18 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292060A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554045A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | Ｐｏｓターミナル装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487148A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Data processing system by multiplex processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449827U (ja) * | 1977-09-14 | 1979-04-06 |
-
1985
- 1985-10-18 JP JP23242585A patent/JPS6292060A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487148A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Data processing system by multiplex processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292060A (ja) | 1987-04-27 |
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