JPS61180352A - プログラムダウンロ−ド方式 - Google Patents
プログラムダウンロ−ド方式Info
- Publication number
- JPS61180352A JPS61180352A JP28105884A JP28105884A JPS61180352A JP S61180352 A JPS61180352 A JP S61180352A JP 28105884 A JP28105884 A JP 28105884A JP 28105884 A JP28105884 A JP 28105884A JP S61180352 A JPS61180352 A JP S61180352A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタプロセッサＣＭ−ＣＰＵ）にスレーブプ
ロセッサ（Ｓ−０ＰＵ）用制御プログラムを格納してお
き、そのリードオンリメそり（ＲＯＭ＞の制御情報によ
プ、起動時各８−ＣＰＵＯ，Ｆンダムアクセスメモリ（
ＲＡＭ）に対応する制御プログラムをダウンロードし、
各８−ＣＰＵの制御を該ＲＡＭで行なうマルチＣＰＵシ
ステムの改良に関するものである。
ロセッサ（Ｓ−０ＰＵ）用制御プログラムを格納してお
き、そのリードオンリメそり（ＲＯＭ＞の制御情報によ
プ、起動時各８−ＣＰＵＯ，Ｆンダムアクセスメモリ（
ＲＡＭ）に対応する制御プログラムをダウンロードし、
各８−ＣＰＵの制御を該ＲＡＭで行なうマルチＣＰＵシ
ステムの改良に関するものである。
従来、マスクＣＰＵ制御の装置と複数のスレーブＣＰＵ
制御の装置よ構成るマルチＣＰＵシステムが用いられて
いる。第２図（ロ）、（ｂ）はこの樵のシステムの構成
の１例を示す。すなわち、マスタＣＰＵ １からアドレ
ス、データのバス６を介しｆ１ｎＯＭ２トｌｌＲＡＭ３
が接続され、１２勺ポー） ４ ｒ（介して工んに接続
される。また、ＶＯポート４を介しスレーブＣＰＵ用プ
ログラムメモリ５が接続される。マスタＣＰＵ １、の
制御で、ナｌＲＯＭ２の制御プログラムによシナｌＲＡ
Ｍ３のアドレス、データを続出し、いの機能を実行する
外に、スレーブＣＰＵの起動時には−Ｉ ＲＯＭ２の制
御プログラムによ〕スレーブＣＰＵ用１党グラムメモリ
５中の対応するプログラムを読出し、これをスレーブ装
置２０ｔｅ２０１等の代表例として装置２０１内のスレ
ーブ０ＰＵ１１に転送する。
制御の装置よ構成るマルチＣＰＵシステムが用いられて
いる。第２図（ロ）、（ｂ）はこの樵のシステムの構成
の１例を示す。すなわち、マスタＣＰＵ １からアドレ
ス、データのバス６を介しｆ１ｎＯＭ２トｌｌＲＡＭ３
が接続され、１２勺ポー） ４ ｒ（介して工んに接続
される。また、ＶＯポート４を介しスレーブＣＰＵ用プ
ログラムメモリ５が接続される。マスタＣＰＵ １、の
制御で、ナｌＲＯＭ２の制御プログラムによシナｌＲＡ
Ｍ３のアドレス、データを続出し、いの機能を実行する
外に、スレーブＣＰＵの起動時には−Ｉ ＲＯＭ２の制
御プログラムによ〕スレーブＣＰＵ用１党グラムメモリ
５中の対応するプログラムを読出し、これをスレーブ装
置２０ｔｅ２０１等の代表例として装置２０１内のスレ
ーブ０ＰＵ１１に転送する。
このダウンロードデータはスレー７ＣＰＵ用御の装置２
０１内のアドレスレジスタ（Ａ／）Ｌ） ７とライトデ
ータレジスタ（ＷＤＲ）８に書込み、これをアドレス。
０１内のアドレスレジスタ（Ａ／）Ｌ） ７とライトデ
ータレジスタ（ＷＤＲ）８に書込み、これをアドレス。
データバス１９を介し、ナ２ＲＯＭ１２の制御プログラ
ムに従い、直接メモリアクセス制御（ＤＭＡＯ）１０を
用いた転送により、ナ２ ＲＡＭ １５にダウンレード
される。また、リードデータレジスタ（ＲＤＲ）９ｄこ
の場合ダウンロードの読取シデータのチェックをするた
め返送するものである。次に、同図（６）にＲλＭ１３
のダウンロードの前後の状態を示すように１す２ ＲＯ
Ｍ １２とす２ＲＡＭ１３のアドレスが重複しないよう
なアドレス空間領域１３２を選択するため、バンク構成
回路１５によシパンク切替えを行なってマスタＣＰＵ
１からのスレーブＣＰＵプログラムをこのアドレス領域
１３２にダウンロードする。このダウンロードの間はス
レーブ０ＰＵ１１とす２１’ＬＯＭ１２はＤＭＡ０１０
によるダウンロードの転送を行なうのみである。このダ
ウンレードが完了すると、ＲＯＩ１４／ＲＡＭ切替回路
１４によシナ２ＲＯＭ１２を＋２ＲＡＭ１３に切替える
とともに、バンク構成回路１５によシバンク構成を解除
し、リスタート回路１８を動作させ、スレーブ０ＰＵ１
１を一旦リセットした後リスタートさせる。これ拡す２
ＲＡＭ１３のバンク構成の解除、復旧を誤シなく行なう
ためである。このスレーブ０ＰＵ１１のリスタート後は
、ナ２几０Ｍ１２は除外され、ナ２ ＲＡＭ １５にダ
ウンロードされたスレーブＣＰＵ用制御プログラムが読
出され、一方Ｉ１０の固有のメカ動作等のアドレス、デ
ータが几ＡＭｆ６から読出され、ＶＯボート１７を介し
てＩｌｏに送られ所定動作が実行される。すなわち、従
来例では、ダウンロードはマスタＣＰＵ １とスレーブ
０ＰＵ１１の間です２ ＲＯＭ １２が関与して行なわ
れ、ダウンロード後にす２ ＲＡＭ １５に切替えられ
る。
ムに従い、直接メモリアクセス制御（ＤＭＡＯ）１０を
用いた転送により、ナ２ ＲＡＭ １５にダウンレード
される。また、リードデータレジスタ（ＲＤＲ）９ｄこ
の場合ダウンロードの読取シデータのチェックをするた
め返送するものである。次に、同図（６）にＲλＭ１３
のダウンロードの前後の状態を示すように１す２ ＲＯ
Ｍ １２とす２ＲＡＭ１３のアドレスが重複しないよう
なアドレス空間領域１３２を選択するため、バンク構成
回路１５によシパンク切替えを行なってマスタＣＰＵ
１からのスレーブＣＰＵプログラムをこのアドレス領域
１３２にダウンロードする。このダウンロードの間はス
レーブ０ＰＵ１１とす２１’ＬＯＭ１２はＤＭＡ０１０
によるダウンロードの転送を行なうのみである。このダ
ウンレードが完了すると、ＲＯＩ１４／ＲＡＭ切替回路
１４によシナ２ＲＯＭ１２を＋２ＲＡＭ１３に切替える
とともに、バンク構成回路１５によシバンク構成を解除
し、リスタート回路１８を動作させ、スレーブ０ＰＵ１
１を一旦リセットした後リスタートさせる。これ拡す２
ＲＡＭ１３のバンク構成の解除、復旧を誤シなく行なう
ためである。このスレーブ０ＰＵ１１のリスタート後は
、ナ２几０Ｍ１２は除外され、ナ２ ＲＡＭ １５にダ
ウンロードされたスレーブＣＰＵ用制御プログラムが読
出され、一方Ｉ１０の固有のメカ動作等のアドレス、デ
ータが几ＡＭｆ６から読出され、ＶＯボート１７を介し
てＩｌｏに送られ所定動作が実行される。すなわち、従
来例では、ダウンロードはマスタＣＰＵ １とスレーブ
０ＰＵ１１の間です２ ＲＯＭ １２が関与して行なわ
れ、ダウンロード後にす２ ＲＡＭ １５に切替えられ
る。
以上の構成によると、マスク０ＰＵＩに属するブー ）
ＲＯＭ２の制御プログラムにより各スレー７’ＣＰＵ
用の制御プログラムを、データとして各スレーブＣＰＵ
に属するＲＡＭにダウンロードすることによ）、マルチ
ＣＰＵの一元的制御を行なっている。
ＲＯＭ２の制御プログラムにより各スレー７’ＣＰＵ
用の制御プログラムを、データとして各スレーブＣＰＵ
に属するＲＡＭにダウンロードすることによ）、マルチ
ＣＰＵの一元的制御を行なっている。
しかし、各スレーブＣＰＵはそれぞれマスクＣＰＵと同
じブー） ＲＯＭとＲＡＭを有するため、第２図に）に
説明したように、ＲＡＭのアドレス領域をバンク構成と
してアドレス空間を切替え、解除するためのバンク構成
回路１５と、ダウンロード完了後、ＲＯＭとＲＡＭを切
替えるための切替回路１４を必要とし、さらにＲＡＭの
バンク構成を解除するため、スレーブＣＰＵ １１を一
旦リセットしてからリスタートする回路１８の手順も必
要である。このようにマスクＣＰＵに格納されたスレー
ブＣＰＵ用制御プログラムヲ各スレーブＣＰＵにダウン
四−ドする場合の構成手順はかなり複雑なものとなる。
じブー） ＲＯＭとＲＡＭを有するため、第２図に）に
説明したように、ＲＡＭのアドレス領域をバンク構成と
してアドレス空間を切替え、解除するためのバンク構成
回路１５と、ダウンロード完了後、ＲＯＭとＲＡＭを切
替えるための切替回路１４を必要とし、さらにＲＡＭの
バンク構成を解除するため、スレーブＣＰＵ １１を一
旦リセットしてからリスタートする回路１８の手順も必
要である。このようにマスクＣＰＵに格納されたスレー
ブＣＰＵ用制御プログラムヲ各スレーブＣＰＵにダウン
四−ドする場合の構成手順はかなり複雑なものとなる。
本発明者は、ダウンロードの問は前述のスレーブＣＰＵ
とその属するＲＯＭは単にマスタＣＰＵからの制御プロ
グラムのＤＭＡＯによる転送のみに関与しているから、
もしこの転送をマスタＣＰＵで制御してやれば、スレー
ブＣＰＵのダウンロード時の構成９手順は格段に簡単化
できることに着目したものである。
とその属するＲＯＭは単にマスタＣＰＵからの制御プロ
グラムのＤＭＡＯによる転送のみに関与しているから、
もしこの転送をマスタＣＰＵで制御してやれば、スレー
ブＣＰＵのダウンロード時の構成９手順は格段に簡単化
できることに着目したものである。
本発明の目的は、マスクＣＰυからスレーブＣＰＵ用制
御プログラムをスレーブＣＰＵヘダウンロードする場合
、該スレーブＣＰＵに関連する構成、制御ヲ簡単化した
プログラムダウンロード方式を提供することＫある。
御プログラムをスレーブＣＰＵヘダウンロードする場合
、該スレーブＣＰＵに関連する構成、制御ヲ簡単化した
プログラムダウンロード方式を提供することＫある。
前記目的を達成するため、本発明のプログラムダウンは
一ド方式はマスタプロセッサ（Ｍ−０ＰＵ）にその制御
下のスレーブプロセッサ（Ｓ−ＣＰＵ） 用制御プログ
ラムを格納しておき、そのリードオンリメモリ（ＲＯＭ
）の制御情報により、起動時各８−ＣＰＵのランダムア
クセスメモリ（ＲＡＭ）に対応する制御プログラムをダ
ウンロードし、各８−ＣＰＵの制御を該ＲＡＭで行なう
マルチＣＰＵシステムにおいて、起動時ダウンロードの
関８−ＣＰＵの動作を停止する停止回路を設けるととも
に、８−ＣＰＵの制御下のＲＯＭを除去したことを特徴
とするものである。
一ド方式はマスタプロセッサ（Ｍ−０ＰＵ）にその制御
下のスレーブプロセッサ（Ｓ−ＣＰＵ） 用制御プログ
ラムを格納しておき、そのリードオンリメモリ（ＲＯＭ
）の制御情報により、起動時各８−ＣＰＵのランダムア
クセスメモリ（ＲＡＭ）に対応する制御プログラムをダ
ウンロードし、各８−ＣＰＵの制御を該ＲＡＭで行なう
マルチＣＰＵシステムにおいて、起動時ダウンロードの
関８−ＣＰＵの動作を停止する停止回路を設けるととも
に、８−ＣＰＵの制御下のＲＯＭを除去したことを特徴
とするものである。
上記の構成により、ダウンロードの期間において、マス
クＣＰＵからの制御プログラムの転送をマスタＣＰＵで
制御し、通常のＤＭＡ０と異なシそのりイミングのみを
利用して転送を行なうことにより、スレーブＣＰＵをそ
の期間中停止させるものであシ、かつその属するＲＯＭ
を省略することができるものである。これに伴なうバン
ク構成回路やＲＯＭ／′ＲＡＭ切替回路等の構成も不要
となシ、構成１手順が格段に簡単化される。
クＣＰＵからの制御プログラムの転送をマスタＣＰＵで
制御し、通常のＤＭＡ０と異なシそのりイミングのみを
利用して転送を行なうことにより、スレーブＣＰＵをそ
の期間中停止させるものであシ、かつその属するＲＯＭ
を省略することができるものである。これに伴なうバン
ク構成回路やＲＯＭ／′ＲＡＭ切替回路等の構成も不要
となシ、構成１手順が格段に簡単化される。
第１図（α） 、 （６）は本発明の実施例の構成説明
図である。
図である。
同図において、第２図（Ｇ）、（６）と異なる点は、ｆ
２ＲＯＭ１２とバンク構成回路１５とＲＯＭ／ＲＡＭ切
替回路１４とを除去するとともに、スレーブＣＰＵ １
１を停止させるホルト回路２１を別に設けたことである
。
２ＲＯＭ１２とバンク構成回路１５とＲＯＭ／ＲＡＭ切
替回路１４とを除去するとともに、スレーブＣＰＵ １
１を停止させるホルト回路２１を別に設けたことである
。
さらＫＳＤＭＡＯｌｏはプログラムダウンＱ−ド時のス
レーブ０ＰＵ１１は停止中であるからタイミングのみを
用いマスタＣＰＵの制御のみＶζよシ転送を行なう。
レーブ０ＰＵ１１は停止中であるからタイミングのみを
用いマスタＣＰＵの制御のみＶζよシ転送を行なう。
すなわち、スレーブ装置２０１−２０２等の代表例とし
て装置２０１内のスレーブ０ＰＴＪＩＩは、電源投入時
リスタート回路１８によ）リセット後直ちにリスタート
シ、さらにホルト回路２１によシ停止状態を維持する。
て装置２０１内のスレーブ０ＰＴＪＩＩは、電源投入時
リスタート回路１８によ）リセット後直ちにリスタート
シ、さらにホルト回路２１によシ停止状態を維持する。
マスタＣＰＵ １はすｔＲＯＭ２により、スレーブＣＰ
Ｕ用プログラムメモリ５内のプログラムをホルト状態の
スレーブ０ＰＵ１１の装置２０１内のアドレスレジスタ
（人Ｒ）７とライトデータレジスタ（ＷＤ Ｒ）８に書
込み、マスタ０ＰＵ１制御によるＤＭＡ０１０のタイミ
ングのみを用いてす２凡人Ｍ１５にダウンロードする。
Ｕ用プログラムメモリ５内のプログラムをホルト状態の
スレーブ０ＰＵ１１の装置２０１内のアドレスレジスタ
（人Ｒ）７とライトデータレジスタ（ＷＤ Ｒ）８に書
込み、マスタ０ＰＵ１制御によるＤＭＡ０１０のタイミ
ングのみを用いてす２凡人Ｍ１５にダウンロードする。
リードデータレジスタ（ＲＤＲ）９はダウンロードデー
タを読取シマスタＣＰＵ １で確認するため返送する。
タを読取シマスタＣＰＵ １で確認するため返送する。
これもマスクＣＰＵ １の制御で行なわれる。そして、
ダウン四−ドの完了時点でホルト回路２１によシスレー
プＣＰＵ １１の停止解除を行ない、同時にリスタート
回路１８によシリスタートを行なう。このリスタートに
よシナ２ＲＡＭ１３からダウンロードされたスレーブ０
ＰＵ１１用のプログラムを読出し、ＲＡＭ１６よ、９
Ｉ１０機能用アドレス。
ダウン四−ドの完了時点でホルト回路２１によシスレー
プＣＰＵ １１の停止解除を行ない、同時にリスタート
回路１８によシリスタートを行なう。このリスタートに
よシナ２ＲＡＭ１３からダウンロードされたスレーブ０
ＰＵ１１用のプログラムを読出し、ＲＡＭ１６よ、９
Ｉ１０機能用アドレス。
データを読出し、ＶＯボート１７を介しＶＯに送り実行
する。
する。
同図（６）は第２図（６）に対比して示すダウンは一ド
前後のＲＡＭ１５の状態である。状態は全く変化してお
らず、これに関与する構成１手順の無いことを明らかに
示している。
前後のＲＡＭ１５の状態である。状態は全く変化してお
らず、これに関与する構成１手順の無いことを明らかに
示している。
以上説明したように、本発明によれば、ダウンロード期
間中はスレーブＣＰＵは停止され、その転送、確認の制
御はマスクＣＰＵで行なわれ、かつスレーブＣＰＵに属
するＲＯＭおよびダウンロード関連の従来の几λＭのバ
ンク構成回路や、几ＯＭ／ＲＡＭ切替回路等が省略され
、手順も格段に省略される。
間中はスレーブＣＰＵは停止され、その転送、確認の制
御はマスクＣＰＵで行なわれ、かつスレーブＣＰＵに属
するＲＯＭおよびダウンロード関連の従来の几λＭのバ
ンク構成回路や、几ＯＭ／ＲＡＭ切替回路等が省略され
、手順も格段に省略される。
また、その結果ダウンロードに関連する手順が非常に簡
単化されるから時間が短縮され、マルチ０ＰＵシステム
の効率化に役立つところが大きいものである。
単化されるから時間が短縮され、マルチ０ＰＵシステム
の効率化に役立つところが大きいものである。
第１図（ｃＬ） 、 （６）は本発明の実施例の構成説
明図と要部の説明図、第２図（α） 、 （６）は従来
例の構成説明図と要部の説明図であ夛、図中、１はマス
タＣＰＵ。 ２はすｌＲＯＭ、３はすｌＲＡＭ、４はＩ１０ボート、
５はスレーブＣＰＵ用プログラムメモリ、６はアドレス
、データパス、７はアドレスレジスタ、８ハ２イトデー
タレジスタ、９はリードデータレジスタ、１０は直接メ
モリアクセス制御（ＤＭＡ Ｏ）、１１はスレーブＣＰ
Ｕ、 １３はす２ＲＡＭ、 １６はＲＡＭ、 １７は
いポート、１８はりスタート回路、２１はホルト回路を
示す。
明図と要部の説明図、第２図（α） 、 （６）は従来
例の構成説明図と要部の説明図であ夛、図中、１はマス
タＣＰＵ。 ２はすｌＲＯＭ、３はすｌＲＡＭ、４はＩ１０ボート、
５はスレーブＣＰＵ用プログラムメモリ、６はアドレス
、データパス、７はアドレスレジスタ、８ハ２イトデー
タレジスタ、９はリードデータレジスタ、１０は直接メ
モリアクセス制御（ＤＭＡ Ｏ）、１１はスレーブＣＰ
Ｕ、 １３はす２ＲＡＭ、 １６はＲＡＭ、 １７は
いポート、１８はりスタート回路、２１はホルト回路を
示す。
Claims (1)
- マスタプロセッサ（Ｍ−ＣＰＵ）にその制御下のスレー
ブプロセッサ（Ｓ−ＣＰＵ）用制御プログラムを格納し
ておき、そのリードオンリメモリ（ＲＯＭ）の制御情報
により、起動時各Ｓ−ＣＰＵのランダムアクセスメモリ
（ＲＡＭ）に対応する制御プログラムをダウンロードし
、各Ｓ−ＣＰＵの制御を該ＲＡＭで行なうマルチＣＰＵ
システムにおいて、起動時ダウンロードの間Ｓ−ＣＰＵ
の動作を停止する停止回路を設けるとともに、Ｓ−ＣＰ
Ｕの制御下のＲＯＭを除去したことを特徴とするプログ
ラムダウンロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28105884A JPS61180352A (ja) | 1984-12-30 | 1984-12-30 | プログラムダウンロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28105884A JPS61180352A (ja) | 1984-12-30 | 1984-12-30 | プログラムダウンロ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180352A true JPS61180352A (ja) | 1986-08-13 |
Family
ID=17633719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28105884A Pending JPS61180352A (ja) | 1984-12-30 | 1984-12-30 | プログラムダウンロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180352A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH02238558A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 並列計算機のブート方式 |
| JPH058660U (ja) * | 1991-07-15 | 1993-02-05 | 日本電気ホームエレクトロニクス株式会社 | Ｃｐｕの動作制御システム |
| JPH0553787A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | プログラム変更方式 |
| US6401197B1 (en) | 1996-10-31 | 2002-06-04 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor and multiprocessor system |
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| US7231500B2 (en) | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
-
1984
- 1984-12-30 JP JP28105884A patent/JPS61180352A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3092116B2 (ja) * | 1991-08-26 | 2000-09-25 | 日本電気株式会社 | プログラム変更方式 |
| US6401197B1 (en) | 1996-10-31 | 2002-06-04 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor and multiprocessor system |
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| US7720982B2 (en) | 2001-03-22 | 2010-05-18 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
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