JPH10320366A - 非常駐型プログラム・ローディング方式 - Google Patents

Abstract

(57)【要約】 【課題】 マスタ・スレイブ構成の情報処理装置のため
に、限られたプログラムメモリ空間を無駄なく効率的に
使用するローディング方式を提供する。 【解決手段】 本方式では、マスタＣＰＵ（５）は、Ｒ
ＡＭ（７＿１）に共通起動プログラムを転送し、スレイ
ブＣＰＵ（８＿１）のリセットを解除し、起動させる。
スレイブＣＰＵ（８＿１）は、プログラム実行の場をＲ
ＡＭ上に移し、共通起動プログラムをＲＡＭ（９＿１）
に再転送し、スレイブＣＰＵ（１０＿１）のリセットを
解除、起動させる。スレイブＣＰＵ（１０＿１）は、Ｒ
ＡＭ上にジャンプした後、正規プログラムの要求を行
う。その要求はスレイブＣＰＵ（８＿１）を経由してマ
スタＣＰＵに通知され、正規プログラムが転送されて来
る。スレイブＣＰＵ（１０＿１）は、それを受け取り、
内部プログラムメモリに格納し、プログラム実行の場を
プログラムメモリに移し、起動プログラムを消去し、正
規プログラムの実行を開始する。スレイブＣＰＵ（８＿
１）も、同様にして、正規プログラムの実行に移る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非常駐型プログラ
ム・ローディング方式に関し、特に複数種類のプログラ
ムをローディングすべきマスタ・スレイブ構成の情報処
理装置のための非常駐型プログラム・ローディング方式
に関する。本明細書で非常駐型とは、動作するときのみ
主記憶領域内にロードされ、動作が終了すると、他のプ
ログラムによりオーバレイされるプログラムの状態を言
う。

【０００２】

【従来の技術】図６を参照して、一つのマスタＣＰＵと
複数個のスレイブＣＰＵとにより構成されるマスタ・ス
レイブ構成の情報処理装置にプログラムをローディング
する従来の方式を説明する。従来のローディング方式
は、各スレイブＣＰＵに個別のプログラムをローディン
グする方式であって、図６は従来方式でプログラムをロ
ーディングする対象の情報処理装置の構成を示すブロッ
ク図である。図６の情報処理装置は、一つのマスタＣＰ
Ｕと複数個のスレイブＣＰＵとにより構成されるマスタ
・スレイブ構成の情報処理装置であって、図６に示すよ
うに、情報処理装置全体の監視、制御を行うマスタＣＰ
Ｕ（５）、それぞれのスレイブＣＰＵのプログラムを格
納するＲＯＭ（６）を備えている。マスタＣＰＵ（５）
は、デュアルポートＲＡＭ（７＿１〜ｎ）を介して自身
より一段下のレベルのスレイブＣＰＵ（８＿１〜ｎ）に
アクセスでき、リセット制御線（１１）によりスレイブ
ＣＰＵ（８＿１〜ｎ）のリセットを制御する。ここで、
デュアルポートとは一つの記憶部に対して二つの読み書
き用のインタフェースがあることを言い、リセットとは
装置、レジスタ、２値素子などを初期状態にすることを
言う。

【０００３】第１段目のスレイブＣＰＵ（８＿１〜ｎ）
は、デュアルポートＲＡＭ（９＿１〜ｎ）により第２段
目のスレイブＣＰＵ（１０＿１〜ｎ）にアクセスでき、
リセット制御線（１２＿１〜ｎ）によりスレイブＣＰＵ
（１０＿１〜ｎ）のリセットを制御する。マスタＣＰＵ
（５）は、ＲＯＭ（６）から自身のプログラムを内部の
プログラムメモリにローディングして、起動した後、ス
レイブＣＰＵ（８＿１〜ｎ、１０＿１〜ｎ）のプログラ
ムを第１段目のデュアルポートＲＡＭ（７＿１〜ｎ）に
書き込み、リセット制御線（１１）により第１段目のス
レイブＣＰＵ（８＿１〜ｎ）のリセットを解除する。リ
セットが解除された第１段目のスレイブＣＰＵ（８＿１
〜ｎ）は、自身のプログラムを判別し、第１段目のデュ
アルポートＲＡＭ（７＿１〜ｎ）から内部プログラムメ
モリにローディングし、起動する。

【０００４】その後、スレイブＣＰＵ（８＿１〜ｎ）
は、第２段目のスレイブＣＰＵ（１０＿１〜ｎ）のプロ
グラムを第２段目のデュアルポートＲＡＭ（９＿１〜
ｎ）に書き込み、リセット制御線（１２＿１〜ｎ）によ
りスレイブＣＰＵ（１０＿１〜ｎ）のリセットを解除す
る。リセットが解除された第２段目のスレイブＣＰＵ
（１０＿１〜ｎ）は、第２段目のデュアルポートＲＡＭ
（９＿１〜ｎ）からプログラムを内部プログラムメモリ
にローディングし、起動する。

【０００５】

【発明が解決しようとする課題】しかし、従来のローデ
ィング方式では、各ＣＰＵのメインプログラムの中に自
身以外のＣＰＵのプログラムの転送を行うロジックや、
各種フラグ（状態を表す信号）の設定、確認といった処
理のためのプログラムを組み込む必要がある。それに加
えて、実際には、各ＣＰＵは、プログラムを転送する先
のデュアルポートＲＡＭの書き込み、読み出し、チェッ
クも行うので、そのためのプログラムも組み込む必要が
ある。これらの処理を行うためのプログラムをメインプ
ログラムの中に組み込まなければならないということ
は、各ＣＰＵが本来行うべき機能のためのプログラムエ
リアが、その分だけ削られて、小さくなったしまうこと
を意味し、好ましいローディング方式とは評価できな
い。

【０００６】そこで、本発明の目的は、限られたプログ
ラムメモリ空間を無駄なく効率的に使用するローディン
グ方式を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る非常駐型プログラム・ローディング方
式は、マスタＣＰＵと、マスタＣＰＵに接続された複数
のスレイブＣＰＵとを有するマスタ・スレイブ構成の情
報処理装置のための非常駐型プログラム・ローディング
方式であって、各スレイブＣＰＵに対してそれぞれ個別
に用意された正規プログラムとは別に、独立して全スレ
イブＣＰＵ共通に用意されたスレイブＣＰＵ用のプログ
ラム・ローディング／初期処理用プログラム（以下、共
通起動プログラムと呼ぶ）をマスタＣＰＵから各スレイ
ブＣＰＵにローディングするローディング・ステップ
と、ローディングされた共通起動プログラムを外部記憶
装置上でスレイブＣＰＵにより実行する実行ステップ
と、実行ステップの後に送られてくる正規プログラムを
内部又は外部の記憶装置のプログラムメモリに転送する
転送ステップと、転送ステップの後、スレイブＣＰＵの
プログラムメモリに正規プログラムを再移動し、正規処
理を開始するステップとを有することを特徴としてい
る。

【０００８】本発明のプログラム・ローディング方式
は、複数のＣＰＵを用いた情報処理装置のマスタ・スレ
イブ構成プログラム・ローディング方式であって、個々
のスレイブＣＰＵの正規プログラムとは別に、全スレイ
ブＣＰＵ共通の起動プログラムを外部記憶装置上で実行
する。これにより、殆ど全てのプログラムメモリ空間を
正規プログラムのために確保することができる。更に、
具体的には、先ず、最初にスレイブＣＰＵには外部記憶
装置を介して共通起動プログラムが転送され、一旦、プ
ログラムエリアに格納される。そのプログラムの先頭ア
ドレスには、外部記憶装置へのジャンプ命令が記述され
ており、それに従いスレイブＣＰＵは、プログラムカウ
ンタを外部記憶装置に残っている共通起動プログラムに
設定し、それ以降に記述されているプログラム・ローデ
ィング処理、各種初期処理等を外部記憶装置上で実行す
る。スレイブＣＰＵは、自身の正規プログラムをプログ
ラムメモリに転送した後、共通起動プログラム最終行に
記述されている、プログラムエリアへのジャンプ命令に
より、再び、正規プログラムが格納されているプログラ
ムエリアにプログラムカウンタを設定し、正規処理を開
始する。

【０００９】好適な実施態様では、共通起動プログラム
は、接続された記憶手段へのジャンプ命令が記述されて
いる先頭アドレス、自身の認識処理、下位ＣＰＵへのプ
ログラム転送処理、周辺デュアルポートＲＡＭのチェッ
ク処理を含む処理命令が記述されている命令部、及び、
内部プログラムメモリへのジャンプ命令が記述されてい
る最終アドレスとから構成されている。

【００１０】本発明のプログラム・ローディング方式で
は、スレイブＣＰＵに必要なプログラムのロード及びそ
れに必要な初期処理を独立した一つのプログラムとして
構成し、外部記憶手段上で処理を実行する。これによ
り、各ＣＰＵのプログラムから該当処理のプログラム分
を削除でき、プログラムメモリ空間を全てＣＰＵ本来の
正規プログラムに割り振ることができる。

【００１１】

【発明の実施の形態】以下に、添付図面を参照して、本
発明の実施の形態を具体的かつ詳細に説明する。実施形態例 本実施形態例は、図１に示す情報処理装置に本発明に係
る非常駐型プログラム・ローディング方式を適用する一
つの例である。図１は本発明に係る非常駐型プログラム
・ローディング方式を適用する情報処理装置の構成を示
すブロック図である。情報処理装置の構成 本実施形態例で本発明に係る非常駐型プログラム・ロー
ディング方式を適用する情報処理装置は、図１に示すよ
うに、情報処理装置全体の監視及び制御を行うマスタＣ
ＰＵ（１）と、マスタＣＰＵ（１）に接続され、各種プ
ログラムを格納する第１の記憶手段（２）と、マスタＣ
ＰＵ（１）に接続された第２の記憶手段（３）と、第２
の記憶手段（３）に接続された、複数個のスレイブＣＰ
Ｕ（４）とから構成されている。

【００１２】第１の記憶手段（２）は、ＲＯＭ又はメモ
リカードか望ましい。ＲＯＭは、マスタＣＰＵからの書
き込みは不可であるため、プログラムの不変性を保つこ
とができる。一方、メモリカードは、不変性の確保は完
璧とは言えないもののプログラムの変更発生時にも柔軟
な対応が可能となる。スレイブＣＰＵ（４）は、マスタ
ＣＰＵ（１）によりプログラムがローディングされ、自
身とマスタＣＰＵ（１）の両者からアクセス可能な第２
の記憶手段（３）によってマスタＣＰＵ（１）とのデー
タのやり取りが可能となっている。第２の記憶手段
（３）は、デュアルポートＲＡＭが望ましい。また、マ
スタＣＰＵ（１）からスレイブＣＰＵ（４）へのリセッ
ト制御は、例えばパスを介して行う。

【００１３】情報処理装置の動作 次に、図２及び図３から図５を参照しつつ本実施形態例
の情報処理装置の動作を詳細に説明する。図２は共通起
動プログラムの構成例を示す図である。図３から図５
は、本発明の実施形態におけるマスタＣＰＵ（１）、ス
レイブＣＰＵ（４）それぞれの動作手順を示すフローチ
ャートである。共通起動プログラムは、図２に示すよう
に、接続された記憶手段へのジャンプ命令が記述されて
いる先頭アドレス、自身の認識処理、下位ＣＰＵへのプ
ログラム転送処理、周辺デュアルポートＲＡＭのチェッ
ク処理を含む処理命令が記述されている命令部、及び、
内部プログラムメモリへのジャンプ命令が記述されてい
る最終アドレスとから構成されている。図３に示すよう
に、装置の電源を投入するか、又はリセットを実行する
と、マスタＣＰＵ（１）は、自身と接続されている記憶
手段（２）から自身のプログラムをローディングし、起
動する［Ｓ１］。次いで、マスタＣＰＵ（１）は、記憶
手段（２）から共通起動プログラムを読み出し、記憶手
段（３）に転送する［Ｓ２］。更に、マスタＣＰＵ
（１）は、スレイブＣＰＵ（４）に対して転送終了を表
示し［Ｓ３］、続いてスレイブＣＰＵ（３）のリセット
を解除する［Ｓ４］。

【００１４】スレイブＣＰＵ（４）は、そのリセットが
解除されると、記憶手段（３）から共通起動プログラム
を内部プログラムメモリにローディングし、起動する
［Ｓ５］。図２に示すように、接続された記憶手段への
ジャンプ命令が、共通起動プログラムの先頭アドレスに
記述されているので、それに従い、これ以降は指定され
た記憶手段上でローディング処理が継続される［Ｓ
６］。スレイブＣＰＵ（４）は、自身の周辺の記憶手段
の書き込み読み出しチェックを実行し、自身の正規プロ
グラムをマスタＣＰＵ（１）に要求する［Ｓ７］。マス
タＣＰＵ（１）は、その要求を確認し［Ｓ８］、該当プ
ログラムを記憶手段（２）より抜き出し、記憶手段
（３）に転送し［Ｓ９］、スレイブＣＰＵ（４）に対し
転送終了を表示する［Ｓ１０］。スレイブＣＰＵ（４）
は、それを確認し［Ｓ１１］、自身の正規プログラムを
内部プログラムメモリに転送し［Ｓ１２］、マスタＣＰ
Ｕにロード終了を通知する［Ｓ１３］。

【００１５】その後、図２に示される共通起動プログラ
ムの最終行に書かれている内部プログラムメモリへのジ
ャンプ命令を実行し、記憶手段（３）上の共通起動プロ
グラムを消去する［Ｓ１４］。スレイブＣＰＵ（４）
は、これでローディング処理を終了し、正規動作を開始
する。一方、マスタＣＰＵ（１）は、ロード終了を確認
して［Ｓ１５］、スレイブの起動が終了したことを認識
した後、ローディング処理を終了し、正規動作を開始す
る。

【００１６】以下に、実施例を挙げ、添付図面を参照し
て、本発明の実施の形態を具体的かつ詳細に説明する。実施例 本実施例は、本発明に係る非常駐型プログラム・ローデ
ィング方式の実施例であって、プログラムをローディン
グする情報処理装置の構成は、従来のローディング方式
を説明した際の情報処理装置と同じ構成であって、図６
に示す通りである。情報処理装置の構成 情報処理装置は、図６に示すように、情報処理装置全体
の監視、制御を行うマスタＣＰＵ（５）、それぞれのＣ
ＰＵのプログラムを格納するＲＯＭ（６）を備えてい
る。

【００１７】マスタＣＰＵ（５）は、デュアルポートＲ
ＡＭ（７＿１〜ｎ）を介して自身より一段下のレベルの
スレイブＣＰＵ（８＿１〜ｎ）にアクセスでき、リセッ
ト制御線（１１）によりスレイブＣＰＵ（８＿１〜ｎ）
のリセットを制御する。第１段目のスレイブＣＰＵ（８
＿１〜ｎ）は、デュアルポートＲＡＭ（９＿１〜ｎ）を
介して第２段目のスレイブＣＰＵ（１０＿１〜ｎ）にア
クセスでき、リセット制御線（１２＿１〜ｎ）によりス
レイブＣＰＵ（１０＿１〜ｎ）のリセットを制御する。
また、図６は、各スレイブＣＰＵがプログラムメモリを
内部に持つ場合の構成を示しているが、プログラムメモ
リが外部に設けてある場合もローディング方式自体は、
同じである。

【００１８】図７から図１０は、本実施例のプログラム
・ローディング方式でのマスタＣＰＵ（５）、スレイブ
ＣＰＵ（８＿１）、及びスレイブＣＰＵ（１０＿１）そ
れぞれの動作ステップを示すフローチャートである。そ
の他のスレイブＣＰＵ（８＿２〜ｎ、１０＿２〜ｎ）の
動作は、図７から図１０に示すスレイブＣＰＵ（８＿
１）と同様であるから、ここでは省略する。図７から図
１０において、フラグ１３は、第１段目のデュアルポー
トＲＡＭ（７＿１〜ｎ）内にあり、マスタＣＰＵ（５）
と第１段目のスレイブＣＰＵ（８＿１〜ｎ）でのプログ
ラムデータのやり取りを制御するためのフラグである。
フラグ１４は、第２段目のデュアルポートＲＡＭ（９＿
１〜ｎ）内にあり、第１段目のスレイブＣＰＵ（８＿１
〜ｎ）と第２段目のスレイブＣＰＵ（１０＿１〜ｎ）間
でのプログラムデータのやり取りを制御するためのフラ
グである。

【００１９】情報処理装置の動作 次に、図２及び図７から図１０を参照して、本実施例の
プログラム・ローディング方式でのマスタＣＰＵ
（５）、スレイブＣＰＵ（８＿１）、及びスレイブＣＰ
Ｕ（１０＿１）の動作を詳細に説明する。図７に示すよ
うに、装置の電源を投入するか、又はリセットを実行す
ると、マスタＣＰＵ（５）は、自身と接続されているＲ
ＯＭ（６）から自身のプログラムをローディングし、起
動する［Ｓ１６］。次いで、マスタＣＰＵ（５）は、Ｒ
ＯＭ（６）から共通起動プログラムを読み出し、デュア
ルポートＲＡＭ（７＿１）に転送し［Ｓ１７］、フラグ
１３をリセットする［Ｓ１８］。次いで、マスタＣＰＵ
（５）は、スレイブＣＰＵ（８＿１）のリセットをリセ
ット制御線（１２）により解除する［Ｓ１９］。スレイ
ブＣＰＵ（８＿１）は、リセットが解除されると、デュ
アルポートＲＡＭ（７＿１）から共通起動プログラムを
内部プログラムメモリに一旦ローディングし、起動する
［Ｓ２０］。

【００２０】共通起動プログラムの先頭アドレスには、
図２に示すように、デュアルポートＲＡＭ（７＿１）へ
のジャンプ命令が記述されているので、それに従って、
デュアルポートＲＡＭ（７＿１）上にジャンプし［Ｓ２
１］、これ以降はデュアルポートＲＡＭ（７＿１）上で
ローディング処理が、継続される。

【００２１】スレイブＣＰＵ（８＿１）は、共通起動プ
ログラムをデュアルポートＲＡＭ（９＿１）に転送し
［Ｓ２２］、フラグ１４をリセットする［Ｓ２３］。次
いで、スレイブＣＰＵ（８＿１）は、リセット制御線
（１２＿１）によりスレイブＣＰＵ（１０＿１）のリセ
ットを解除する［Ｓ２４］。リセットが解除されたスレ
イブＣＰＵ（１０＿１）は、デュアルポートＲＡＭ（９
＿１）から共通起動プログラムを内部プログラムメモリ
ーに一旦ローディングして起動し［Ｓ２５］、ローディ
ング処理実行の場をデュアルポートＲＡＭ（９＿１）に
移す［Ｓ２６］。その後、スレイブＣＰＵ（１０＿１）
は、自身の正規プログラムを要求するためにフラグ１４
をセットする［Ｓ２７］。スレイブＣＰＵ（８＿１）
は、フラグ１４のセットを確認し［Ｓ２８］、その要求
をマスタＣＰＵ（５）に対し明示するために、フラグ１
３をセットする［Ｓ２９］。

【００２２】マスタＣＰＵ（５）は、フラグ１３のセッ
トを確認し［Ｓ３０］、ＲＯＭ（６）から該当プログラ
ムを読み出し、デュアルポートＲＡＭ（７＿１）に転送
し［Ｓ３１］、転送終了を明示するためにフラグ１３を
リセットする［Ｓ３２］。スレイブＣＰＵ（８＿１）
は、フラグ１３のリセットを確認し［Ｓ３３］、マスタ
ＣＰＵ（５）より転送されたスレイブＣＰＵ（１０＿
１）用の正規プログラムをデュアルポートＲＡＭ（９＿
１）に転送し［Ｓ３４］、転送終了を明示するために１
４のリセットを実行する［Ｓ３５］。スレイブＣＰＵ
（１０＿１）は、フラグ１４のリセット確認し［Ｓ３
６］、自身の正規プログラムを内部プログラムメモリに
転送し［Ｓ３７］、ローディング処理が終了したことを
明示するためにフラグ１４をセットする［Ｓ３８］。そ
の後、スレイブＣＰＵ（１０＿１）は、図２に示される
共通起動プログラムの最終行に書かれている内部プログ
ラムメモリへのジャンプ命令を実行し、ＲＡＭ上の共通
起動プログラムを消去し［Ｓ３９］、正規動作を開始す
る。

【００２３】他方、スレイブＣＰＵ（８＿１）は、フラ
グ１４のセットを確認し［Ｓ４０］、その後、自身の正
規プログラムをマスタＣＰＵ（５）に要求するためにフ
ラグ１３をセットする［Ｓ４１］。マスタＣＰＵ（５）
は、フラグ１３のセットを確認し［Ｓ４２］、その後、
該当プログラムをＲＯＭ（６）から読み出し、デュアル
ポートＲＡＭ（７＿１）に転送し［Ｓ４３］、転送終了
を明示するためにフラグ１３をリセットする［Ｓ４
４］。スレイブＣＰＵ（８＿１）は、フラグ１３のリセ
ットを確認し［Ｓ４５］、その後、自身の正規プログラ
ムを内部プログラムメモリに転送し［Ｓ４６］、ローデ
ィング処理が終了したことを明示するためにフラグ１３
をセットする［Ｓ４７］。その後、スレイブＣＰＵ（８
＿１）は、図２に示される共通プログラムの最終行に書
かれている、内部プログラムメモリへのジャンプ命令を
実行し、ＲＡＭ上の共通起動プログラムを消去し［Ｓ４
８］、正規動作を開始する。他方、マスタＣＰＵ（５）
は、フラグ１３のセットを確認し［Ｓ４９］、それによ
り、全スレイブＣＰＵの起動が終了したことを認識し、
ローディング処理を終了し、正規動作を開始する。

【００２４】

【発明の効果】本発明によれば、プログラム・ローディ
ング／初期処理用プログラムを外部記憶装置で実行する
ことにより、ＣＰＵの限られたプログラムメモリ空間を
全てそのＣＰＵに課せられた本来の処理を実行するため
のプログラムに割り振ることが可能となる。それは、ス
レイブＣＰＵの増加によるプログラム・ローディング処
理の複雑化や、接続される外部ＲＡＭ等の周辺デバイス
の増加によりプログラム・ローディングとそれにかかる
初期処理ロジックサイズの増大が発生しても、変わるこ
となく保証される。また、全てのＣＰＵのプログラム・
ローディング／初期処理を一つの独立のプログラムで実
行することにより、各ＣＰＵでの処理を一括管理するこ
とが可能となる。これにより、プログラム・ローディン
グ処理時におけるインターフェース誤り等の発生を抑制
することもでき、加えてプログラム・ローディング処理
の仕様変更についても、プログラム・ローディング／初
期処理プログラムのみを修正するだけで対応することが
可能となる。

【図面の簡単な説明】

【図１】本発明に係る非常駐型プログラム・ローディン
グ方式を適用する情報処理装置の構成を示すブロック図
である。

【図２】共通起動プログラムの構成を示す図である。

【図３】本実施形態例におけるマスタＣＰＵ（１）、ス
レイブＣＰＵ（４）の動作手順を示すフローチャートで
ある。

【図４】図３に続く、フローチャートである。

【図５】図４に続く、フローチャートである。

【図６】本発明に係る非常駐型プログラム・ローディン
グ方式及び従来のプログラム・ローディング方式を適用
する情報処理装置の構成を示すブロック図である。

【図７】本実施例におけるマスタＣＰＵ（５）、スレイ
ブＣＰＵ（８＿１）、スレイブＣＰＵ（１０＿１）それ
ぞれの動作手順を示すフローチャートである。

【図８】図７に続く、フローチャートである。

【図９】図８に続く、フローチャートである。

【図１０】図９に続く、フローチャートである。

【符号の説明】

１ マスタＣＰＵ ２ 第１の記憶手段 ３ 第２の記憶手段 ４ スレイブＣＰＵ ５ マスタＣＰＵ ６ ＲＯＭ ７＿１〜ｎ デュアルポートＲＡＭ ８＿１〜ｎ スレイブＣＰＵ ９＿１〜ｎ デュアルポートＲＡＭ １０＿１〜ｎ スレイブＣＰＵ １１ リセット制御線 １２＿１〜ｎ リセット制御線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マスタＣＰＵと、マスタＣＰＵに接続さ
   れた複数のスレイブＣＰＵとを有するマスタ・スレイブ
   構成の情報処理装置のための非常駐型プログラム・ロー
   ディング方式であって、 各スレイブＣＰＵに対してそれぞれ個別に用意された正
   規プログラムとは別に、独立して全スレイブＣＰＵ共通
   に用意されたスレイブＣＰＵ用のプログラム・ローディ
   ング／初期処理用プログラム（以下、共通起動プログラ
   ムと呼ぶ）をマスタＣＰＵから各スレイブＣＰＵにロー
   ディングするローディング・ステップと、 ローディングされた共通起動プログラムを外部記憶装置
   上でスレイブＣＰＵにより実行する実行ステップと、 実行ステップの後に送られてくる正規プログラムを内部
   又は外部の記憶装置のプログラムメモリに転送する転送
   ステップと、 転送ステップの後、スレイブＣＰＵのプログラムメモリ
   に正規プログラムを再移動し、正規処理を開始するステ
   ップとを有することを特徴とする非常駐型プログラム・
   ローディング方式。
2. 【請求項２】 ローディング・ステップの前に、マスタ
   ＣＰＵを起動し、共通起動プログラムを外部記憶装置に
   転送し、外部記憶装置からスレイブＣＰＵにローディン
   グするステップを有することを特徴とする請求項１に記
   載の非常駐型プログラム・ローディング方式。
3. 【請求項３】 共通起動プログラムは、接続された記憶
   手段へのジャンプ命令が記述されている先頭アドレス、
   自身の認識処理、下位ＣＰＵへのプログラム転送処理、
   周辺デュアルポートＲＡＭのチェック処理を含む処理命
   令が記述されている命令部、及び、内部プログラムメモ
   リへのジャンプ命令が記述されている最終アドレスとか
   ら構成されていることを特徴とする請求項１又は２に記
   載の非常駐型プログラム・ローディング方式。