JPH10260845A - ファームウェアの更新処理機能を有するマルチｃｐｕシステム - Google Patents

Abstract

(57)【要約】 【課題】 複数のＣＰＵを有するマルチＣＰＵシステム
において、各ＣＰＵに対するソフトウェアダウンロード
処理を、他のＣＰＵが実行中の通常サービスに殆んど影
響を与えずに行えるようにする。 【解決手段】 マスターＣＰＵ１０と、複数のスレーブ
ＣＰＵ（１１，１２）と、各スレーブＣＰＵ（１１，１
２）によってアクセスされる固有のプログラムやデータ
ベースを格納するメモリ手段（２１，２２）と、このメ
モリ手段（２１，２２）の各々とマスターＣＰＵ１０と
を直接接続する接続手段３０と、プログラムおよびデー
タベースを書き換える際、マスターＣＰＵ１０が接続手
段４０を介して直接、メモリ手段（２１，２２）に対
し、当該プログラムやデータベースの書込みを行う更新
処理手段４０とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ファームウェアの
更新処理機能を有するマルチＣＰＵシステムに関する。
マルチＣＰＵ(Central Processing Unit) システムは、
複数のＣＰＵと、これらＣＰＵの各々に連係するメモリ
手段とを具備してなり、ユーザに対し、多種のサービス
を提供する。

【０００２】上記のサービスは固定で不変の場合もある
が、一般には、上記ユーザの要求に応じて可変となるこ
とが多い。このようなユーザからの要求があったとき
は、上記マルチＣＰＵシステムにより構成されるファー
ムウェア (firmware) を新たな形態に変更しなければな
らない。これがファームウェアの更新 (update) であ
る。本発明は、かかる、ファームウェアの更新処理機能
を有するマルチＣＰＵシステムについて述べる。

【０００３】

【従来の技術】上述したマルチＣＰＵシステムは、各種
産業分野における各種の装置等に種々の形式で導入され
るものであるから、本発明においてはそのマルチＣＰＵ
システムが如何なる装置を対象とするかについては特に
限定しない。しかし発明の理解のために、対象となる装
置の好適例を一つ挙げ、以下、この好適例を参照しなが
ら説明を行うこととする。

【０００４】図１１は本発明が適用される好適な装置例
を説明する図である。本図は代表的なスイッチングネッ
トワークを概略的に示している。スイッチングネットワ
ークは、複数の交換機（図中、ＥＸ (exchange) で示
す）相互間を、各伝送路Ｌを介し、接続して構成され、
各交換機ＥＸは配下に多数の加入者（電話端末あるいは
データ端末）ＳＵＢ (subscriber) を収容する。これら
交換機（ＥＸ）相互間を各伝送路Ｌを介して接続するた
めに伝送装置（ＴＲ(transmission apparatus) ）が、
各交換機対応に設けられる。伝送装置ＴＲはまた、スイ
ッチングネットワーク全体を監視し制御するための監視
センターと各交換機ＥＸとを接続するためにも設けられ
る。

【０００５】このようなスイッチングネットワークの構
成要素のうち、本発明は上記伝送装置ＴＲに適用するこ
とができる。この伝送装置は、信号の伝送制御機能や回
線の状況監視機能等、種々の機能を果すものである。こ
のため、これら種々の機能にそれぞれ対応させて種々の
ＣＰＵが導入され、全体としてマルチＣＰＵシステムを
形成している。

【０００６】従来の伝送装置ＴＲにおいては、ユーザか
らの要求に応じて、所要のプログラムを格納するＲＯＭ
に差し替えることによって、上記ファームウェアの更新
を行っていた。しかしながらこの従来の手法では多大な
工数と時間を要するため、次のような手法が実用に供さ
れている。これは、上記監視センターから、通信ライン
を経由して各伝送装置ＴＲにプログラムファイルを転送
し、その転送されたプログラムファイルを、各々がＣＰ
Ｕを搭載する各ユニット上のメモリに書き込むことによ
って、ソフトウェアダウンロードを行い、ファームウェ
アの更新処理を行うというものである。

【０００７】一方、伝送装置ＴＲにおいては装置の複雑
化が進み、装置のアーキテクチャはＣＰＵの数が増加す
る方向にある。したがって、それら複数のＣＰＵに対す
るソフトウェアダウンロードを行う場合、プログラムフ
ァイル数は増加し、そのサイズも増大し、また新旧プロ
グラムの切替え制御も複雑化する傾向にある。かくして
ソフトウェアダウンロード処理に要する負荷は増大する
が、ＣＰＵに与える負荷やＣＰＵ間通信に要する負荷は
増大させないようにして、通常サービスへの影響を最小
限にすることが望まれる。

【０００８】従来のソフトウェアダウンロード処理は、
各ＣＰＵのそれぞれに、ソフトウェアおよびデータベー
スの書込み／切替え制御機能を備えることによって実行
するため、該ソフトウェアダウンロード処理は、通常サ
ービスを行うアプリケーション処理と共存することにな
る。すなわち１つのＣＰＵ資源を、これら２つの処理に
よって共用することになる。したがって例えば各ＣＰＵ
への新旧プログラムの切替え要求や新プログラムによる
ＣＰＵの立ち上がりの確認等の制御は、ＣＰＵ間で電文
をやりとりすることにより行う。また、この切替え時の
データ転送は、通常サービス処理のために供されるＣＰ
Ｕ間通信用のバスを共用して行うと共に、そのデータ転
送方法も、通常サービスの処理を行うときのデータ転送
方法と同様に、ＣＰＵ間通信用の電文形式をとってい
る。

【０００９】

【発明が解決しようとする課題】上述のように従来は、
各ＣＰＵのそれぞれに、ソフトウェアおよびデータベー
スの書込みおよび切替え制御機能を持つように構成す
る。したがって通常サービスを行うアプリケーション処
理と、ソフトウェアダウンロード処理とが、同一のＣＰ
Ｕ資源を共用することになる。このためＣＰＵの処理負
荷は高くなり、上記両処理が互いに圧迫し合う結果とな
る。

【００１０】また、ソフトウェアダウンロード処理を各
ＣＰＵがそれぞれ独自に行うことから、上記アプリケー
ション処理がもし暴走したとすると、当該ＣＰＵにおい
ては、新たなソフトウェアの書込みおよび新たなソフト
ウェアの切替え、すなわちファームウェアの更新処理を
行うことが不可能になる。また、新たなプログラムへの
切替え制御を実行するための、ＣＰＵ間における電文の
データ転送について見ると、通常サービスのためのデー
タ転送と同一のバスを用いた、ＣＰＵ間のシリアル通信
であることから、大量のプログラムデータや大量のデー
タベースファイルのデータを転送することによって通信
負荷は極端に増大してしまう。また、このために高速の
データ転送もきわめて困難になる。

【００１１】したがって本発明は、各ＣＰＵに対するソ
フトウェアダウンロード処理、すなわちファームウェア
の更新処理を、通常サービスへの影響を最小限に抑えつ
つ、高効率で行うことのできるマルチＣＰＵシステムを
提供することを目的とするものである。

【００１２】

【課題を解決するための手段】図１は本発明の基本構成
を示す図である。本図に示すとおり、本発明に係るマル
チＣＰＵシステムは、マスターＣＰＵ（Ｍ）１０と、複
数の、例えば２台の、スレーブＣＰＵ（Ｓ１）１１およ
びスレーブＣＰＵ（Ｓ２）１２と、複数のメモリ手段２
１および２２等と、接続手段３０と、更新処理手段４０
とからなる。

【００１３】複数のメモリ手段２１および２２は、複数
のスレーブＣＰＵ１１および１２の各々に対応して設け
られ、各スレーブＣＰＵ１１および１２に固有のサービ
ス（“サービス１”および“サービス２”）を実行する
ために、各スレーブＣＰＵ１１および１２によってアク
セスされる固有のプログラムを少なくとも格納する。接
続手段３０は、複数のメモリ手段２１および２２の各々
とマスターＣＰＵ１０とを直接接続する。

【００１４】更新処理手段４０は、ファームウェアの更
新のために少なくともプログラムを書き換える際、複数
のスレーブＣＰＵ（１１，１２）相互のＣＰＵ間通信１
３ならびに上記のサービスの実行に干渉することなく、
マスターＣＰＵ１０が接続手段３０を介して直接、その
更新の対象となるスレーブＣＰＵ（１１，１２）に対応
するメモリ手段（２１，２２）に対し、当該プログラム
の書込みを行う。

【００１５】また、メモリ手段２１および２２の各々
は、上記のプログラムを格納するプログラムメモリＰＧ
Ｍと、上記のサービスに関連するデータを格納するデー
タベースＤＢＳとを有する。さらにまた、図１には記載
していないが、後述するように、プログラムメモリＰＧ
Ｍは、メモリ手段（２１，２２）に対応するスレーブＣ
ＰＵ（１１，１２）が、上記のサービスの実行のために
直接アクセスする現用面と、マスターＣＰＵ１０が、上
記のファームウェアの更新のために直接アクセスする予
備面との２面構成からなる。

【００１６】同様に、データベースＤＢＳは、メモリ手
段（２１，２２）に対応するスレーブＣＰＵ（１１，１
２）が、上記サービスの実行のために直接アクセスする
現用面と、マスターＣＰＵ１０が、上記のファームウェ
アの更新のために直接アクセスする予備面との２面構成
からなる。

【００１７】図１の基本構成をとることにより下記ｉ）
〜ｖ）の特徴が生ずる。ｉ）スレーブＣＰＵ１１および
１２のメモリ手段２１および２２へプログラムを書き込
みまたおよびデータベースデータを書き込むに際し、マ
スターＣＰＵ１０と、スレーブＣＰＵ１１，１２のメモ
リ手段２１，２２とが直接、接続手段３０により接続さ
れたアーキテクチャをとり、ＣＰＵ間通信１３を介さず
にマスターＣＰＵ１０が直接メモリ手段（ＰＧＭ）へプ
ログラムを書き込み可能なソフトウェアダウンロードが
実現される。ii）マスターＣＰＵ１０が、後述するペリ
フェラルＩ／Ｏを制御することにより、スレーブＣＰＵ
側メモリ手段の前記現用面／予備面の切替えや切替時に
おけるスレーブＣＰＵへのリスタート指示を行い、新旧
プログラムの切替え動作をマスターＣＰＵ１０が直接制
御することが可能となる。iii) マスターＣＰＵ１０
が、ソフトウェアダウンロード処理とこれに続く新旧プ
ログラムの切替え制御とを一括して集中的に行うことに
より、アプリケーション処理と、ソフトウェアダウンロ
ードと新旧プログラム切替え処理との間に独立性を保つ
ことができ、ソフトウェアダウンロードと新旧プログラ
ム切替え処理と、アプリケーション処理とを並行して行
うことができる。iv）スレーブＣＰＵ（１１，１２）の
メモリ手段（２１，２２）へのプログラムやデータベー
スデータの書込み制御と、新旧プログラムの切替え制御
とを、マスターＣＰＵ１０が一括して行うため、デバイ
ス異常等に起因したハードウェア障害や、あるいはソフ
トウェア障害によって上記現用面のプログラムが正常に
動作しなくなっても、ソフトウェアダウンロードおよび
新旧プログラム切替えは、その障害の発生に拘らず実行
可能となる。ｖ）スレーブＣＰＵ（１１，１２）のメモ
リ領域（ＰＧＭ）にプログラムの書込みが行われていな
い状態でも、マスターＣＰＵ１０により当該スレーブＣ
ＰＵに対して、ソフトウェアダウンロードや新旧プログ
ラム切替えは実行可能とする。

【００１８】

【発明の実施の形態】図２は本発明に係るマルチＣＰＵ
システムの一実例を示す図（その１）、図３は同図（そ
の２）である。なお、全図を通じて同様の構成要素には
同一の参照番号または記号を付して示す。図２におい
て、２４はマスタープログラムメモリ（Ｍ・ＰＧＭ）で
あり、図１のメモリ手段２０に相当する。２５は第１ス
レーブプログラムメモリ（Ｓ１・ＰＧＭ）であり、図１
のメモリ手段２０に相当する。２６は第２スレーブプロ
グラムメモリ（Ｓ２・ＰＧＭ）であり、図１のメモリ手
段（１）２１に相当する。

【００１９】さらに２７は第１スレーブデータベース
（Ｓ１・ＤＢＳ）であり、図１のメモリ手段（１）２１
に属し、２８は第２スレーブデータベース（Ｓ２・ＤＢ
Ｓ）であって、図１のメモリ手段（２）に属する。また
図２および図３に示す３１はバスであり、図１の接続手
段に相当する。この図３に表すブロック４１は図１に示
す、ファームウェアの更新処理手段３０に対応し、本図
ではペリフェラルＩ／Ｏ（peripheral I/O) として実現
している。

【００２０】図２において、メモリ２４，２５および２
６はそれぞれ現用面ＡＣＴ (active) と予備面ＳＴＢＹ
(standby) とに機能分割されている。同様に、データベ
ース２７および２８もそれぞれに現用面ＡＣＴと予備面
ＳＴＢＹとに機能分割されている。ここで注意すべきこ
とは、上記メモリ２４，２５および２６とデータベース
２７および２８を見ると、各々の左側を現用面ＡＣＴと
し右側を予備面ＳＴＢＹとしているが、これはある時点
での分担状況を示したものであって、他の時点ではその
分担状況が各メモリ（２４〜２６）毎にまた各データベ
ース（２７，２８）毎に反転し、左側が予備面ＳＴＢＹ
となり右側が現用面ＡＣＴになる場合もある。要する
に、プログラムメモリ（ＰＧＭ）とデータベース（ＤＢ
Ｓ）はそれぞれ第１バンク（bank) ＃１と第２バンク
（bank) ＃２の２面を持ち、一方のバンク（例えば＃
１）が現用面ＡＣＴであるときは他方のバンク（例えば
＃２）が予備面ＳＴＢＹとなる。

【００２１】図３において、ファームウェアの更新処理
手段４０をなすペリフェラルＩ／Ｏ４１は、マスターＣ
ＰＵ１０に対応する区分Ｍと、第１スレーブＣＰＵ（Ｓ
１）１１に対応する区分Ｓ１と、第２スレーブＣＰＵ
（Ｓ２）１２に対応する区分Ｓ２によって定義される。
これらの区分Ｓ１およびＳ２はいずれも同様に細区分さ
れ、プログラムメモリ（ＰＧＭ）の上記バンク（bank）
の切替えに関連する小区分と、データベース（ＤＢＳ）
の上記バンク（bank）の切替えに関連する小区分と、そ
れぞれ対応するＣＰＵ（ＣＰＵ（Ｓ１），ＣＰＵ（Ｓ
２））に対するリセット(reset) に関連する小区分と、
そのＣＰＵ（ＣＰＵ（Ｓ１），ＣＰＵ（Ｓ２））のステ
ータス (status) に関連する小区分とからなる。

【００２２】区分Ｍについてもほぼ同様に、プログラム
メモリ（ＰＧＭ）の上記バンクの切替えに関連する小区
分と、そのＣＰＵ、すなわちＣＰＵ（Ｍ）１０に対する
リセットに関連する小区分と、そのＣＰＵ（Ｍ）１０の
ステータスに関連する小区分とからなる。本発明の特徴
は、上記の図２および図３に一層具体的に説明したよう
に、 ｉ）各メモリ手段２１，２２は、プログラムを格納する
プログラムメモリ２５，２６を有し、かつ、プログラム
メモリ２５，２６は、メモリ手段２１，２２に対応する
スレーブＣＰＵ１１，１２がサービスの実行のために直
接アクセスする現用面ＡＣＴと、マスターＣＰＵ１０が
ファームウェアの更新のために直接アクセスする予備面
ＳＴＢＹとの２面構成からなる。そして更新処理手段４
０（４１）は、マスターＣＰＵ１０の指示により、ファ
ームウェアの更新に際し、プログラムメモリ２５，２６
における現用面ＡＣＴと予備面ＳＴＢＹとの間の切替え
を実行する。

【００２３】ii）各メモリ手段２１，２２は、サービス
に関連するデータを格納するデータベース２７，２８を
有し、かつ、それらデータベース２７，２８は、メモリ
手段２１，２２に対応するスレーブＣＰＵ１１，１２
が、サービスの実行のために直接アクセスする現用面Ａ
ＣＴと、マスターＣＰＵ１０がファームウェアの更新の
ために直接アクセスする予備面ＳＴＢＹとの２面構成か
らなる。そして更新処理手段４０（４１）は、マスター
ＣＰＵ１０の指示により、ファームウェアの更新に際
し、データベース２７，２８における現用面ＡＣＴと予
備面ＳＴＢＹとの間の切替えを実行する。

【００２４】iii) 更新処理手段４０（４１）は、マス
ターＣＰＵ１０の指示により、プログラムメモリ２５，
２６における現用面ＡＣＴと予備面ＳＴＢＹとの間の切
替えを実行した直後に、これらプログラムメモリ２５，
２６に対応するスレーブＣＰＵ１１，１２をリセット(r
eset) してスレーブＣＰＵ１１，１２をリスタート(res
tart) させる。

【００２５】iv）更新処理手段４０（４１）は、マスタ
ーＣＰＵ１０の指示により、データベース２７，２８に
おける現用面ＡＣＴと予備面ＳＴＢＹとの間の切替えを
実行した直後に、これらデータベース２７，２８に対応
するスレーブＣＰＵ１１，１２をリセットしてスレーブ
ＣＰＵ１１，１２をリスタートさせる。図２および図３
についてさらに詳細に説明する。

【００２６】前述のとおり、“Ｍ”はマスターＣＰＵ
（１０）であり、“Ｓ１”，“Ｓ２”はソフトウェアダ
ウンロード対象であるスレーブＣＰＵ（１１，１２）で
ある。Ｓ１，Ｓ２はプログラム格納用の不揮発領域を２
面（バンク＃１、バンク＃２）持ち、運用状態にあるプ
ログラムが書かれている面がＡＣＴ−バンクであり、も
う一方の面がＳＴＢＹ−バンクである。Ｓ１，Ｓ２は、
データベース（ＤＢＳ）格納用の不揮発領域を２面（バ
ンク＃１、バンク＃２）持ち、これらも同様にＡＣＴ−
バンク、ＳＴＢＹ−バンクの状態をもつ。ペリフェラル
Ｉ／Ｏ４１には、不揮発領域のバンクのＡＣＴおよびＳ
ＴＢＹ状態の切替えを行うバンク切替え設定部分、当該
ＣＰＵに対しＣＰＵリセットをかけるＣＰＵリセット設
定部分、ＣＰＵの障害等の状態を示すＣＰＵステータス
設定部分が配置されている。

【００２７】マスターＣＰＵ１０と各スレーブＣＰＵ１
１，１２の不揮発領域（プログラムメモリとデータベー
ス）およびペリフェラルＩ／Ｏ４１は、バス３１で接続
されていて、図４および図５に示すように、これらは全
てマスターＣＰＵ１０が有するメモリ空間（メモリマッ
プ）上にマッピングされている。したがってマスターＣ
ＰＵ１０から容易にアクセス可能である。

【００２８】図４はマスターＣＰＵが有するメモリ空間
を表す図（その１）、図５は同図（その２）である。た
だし、マスターＣＰＵ１０が有するメモリ空間のうち
の、特に本発明に関連する部分を表すメモリマップであ
り、一例としてアドレス０〜１６Ｍの空間が見えている
（左端の０（Ｈ）〜ＦＦＦＦＦＦ（Ｈ））。マスターＣ
ＰＵ１０は例えばアドレスＡ３−Ａ４を指定すれば、ペ
リフェラルＩ／Ｏを見ることができ、また例えばアドレ
スＡ１−Ａ２を指定すれば、自分自身の予備側プログラ
ムを見ることができる。結局、マスターＣＰＵ１０は本
発明による、ファームウェアの更新処理に必要な全ての
情報を見ることができる。

【００２９】図５においてペリフェラルＩ／Ｏについて
はさらに具体的にアドレスの指定先を示している。図示
するとおり全てレジスタである。これらレジスタに表示
すべき情報は、前述した図３の内容そのものである。か
くのごとく、マスターＣＰＵ１０が有するメモリ空間の
一部に定義されるペリフェラルＩ／Ｏの領域に図１の更
新処理手段４０を実現する。ペリフェラルＩ／Ｏ４１は
複数の更新処理レジスタ５０を予め定義していて、これ
らの更新処理レジスタは、各スレーブＣＰＵ１１，１２
毎に、プログラムメモリの現用面ＡＣＴおよび予備面Ｓ
ＴＢＹを個別に形成する第１バンク＃１および第２バン
ク＃２がいずれの面として機能しているかを表示する第
１レジスタ５１を含んでいる。

【００３０】更新処理レジスタ５０はまた、各スレーブ
ＣＰＵ１１，１２毎に、データベースの現用面ＡＣＴお
よび予備面ＳＴＢＹを個別に形成する第１バンク＃１お
よび第２バンク＃２がいずれの面として機能しているか
を表示する第２レジスタ５２を含んでいる。更新処理レ
ジスタ５０はさらにまた、マスターＣＰＵ１０がスレー
ブＣＰＵ１１，１２に対しリセットを指示する表示を行
うために各スレーブＣＰＵ１１，１２毎に設けた第３レ
ジスタ５３を含み、この第３レジスタ５３には、現用面
ＡＣＴおよび予備面ＳＴＢＹの間の切替えが実行された
直後に当該スレーブＣＰＵをリセットすべきことを指示
するための表示を行う。

【００３１】更新処理レジスタ５０はまた、マスターＣ
ＰＵ１０がスレーブＣＰＵ１１，１２に対しリセットを
かけてこれをリスタートさせたとき正常に立ち上がった
か否かを表示するために各スレーブＣＰＵ毎に設けた第
４レジスタ５４を含んでいる。次にペリフェラルＩ／Ｏ
４１を参照しながらマスターＣＰＵ１０が実行する更新
処理手順について述べる。

【００３２】マスターＣＰＵ１０がプログラムやデータ
ベースのそれぞれについて新旧の切替えを行うときは、
現在ＣＰＵ１１および１２が実行しているサービスに影
響を与えることのないよう、次に示すような手順を踏
む。 ＜１＞ 不揮発領域のＳＴＢＹ（予備面）側に切り替え
た後に、運用したいプログラムやデータベースをその領
域にダウンロードする。そのとき、マスターＣＰＵ（Ｃ
ＰＵ（Ｍ））が自分自身のメモリマップ（図３、図４）
上にマッピングされている、スレーブＣＰＵ（ＣＰＵ
（Ｓ１）および／またはＣＰＵ（Ｓ２））の不揮発領域
に対応するアドレスに対するデータの書込みを行えば、
バス（３１）を介して接続されている不揮発メモリ（２
５および／または２６）に当該データが格納される。 ＜２＞ バンクの切替えでＡＣＴ（現用面）とＳＴＢＹ
とを反転させて運用面の切替え操作を行う。マスターＣ
ＰＵが自分自身のメモリマップ上にマッピングされてい
る、スレーブＣＰＵのバンク切替えレジスタ（５１）を
制御することによりこの操作が可能である。 ＜３＞ 切り替えられたプログラムやデータベースでソ
フトウェアを走らせるために、当該スレーブＣＰＵをリ
セットし、リスタートさせる。この操作は、マスターＣ
ＰＵが自分自身のメモリマップ上にマッピングされてい
る、当該スレーブＣＰＵに対するＣＰＵリセットレジス
タ（５３）を制御することにより行われる。 ＜４＞ マスターＣＰＵ（Ｍ）は、プログラムを切り替
えた後のスレーブＣＰＵ（Ｓ１／Ｓ２）が正常に立ち上
がったかを監視するために、ＣＰＵ（Ｍ）のメモリマッ
プ上にマッピングされている、スレーブＣＰＵのＣＰＵ
ステータスレジスタ（５４）をモニターし、異常があれ
ばスレーブＣＰＵに対し直前に運用していた版のプログ
ラムに切り戻すという操作を行うが、その手順は上記の
切替え時の手順（手順＜２＞および＜３＞）と同様であ
る。

【００３３】上記手順＜１＞〜＜４＞が、ソフトウェア
ダウンロードからプログラムの版切替えに至る一連の手
順であるが、ソフトウェアダウンロードおよび版切替え
の処理において、マスターＣＰＵ（Ｍ）とスレーブＣＰ
Ｕ（Ｓ１／Ｓ２）との間でのＣＰＵ間通信（１３）によ
る電文の送信および受信は行われず、したがって通信パ
ス上での競合は起こらない。また、全ての操作がマスタ
ーＣＰＵのみによって行われ、切り替えられる側のスレ
ーブＣＰＵは当該操作に係る処理を行っていない。

【００３４】本発明では上述したように、不揮発領域
（メモリ）への書込み、バンクの切替え（＃１←→＃
２）、ＣＰＵのリスタート、プログラム版の切り戻しを
判断するための、スレーブＣＰＵの状態監視等の各操作
は全てマスターＣＰＵが集中的に行っている。このこと
は、マスターＣＰＵ（Ｍ）側に処理が集約されること、
つまりスレーブＣＰＵ（Ｓ１／Ｓ２）側は通常のアプリ
ケーションに関する処理だけを行っていればよいことを
意味している。

【００３５】そして従来のように、各スレーブＣＰＵ
に、ソフトウェアダウンロードやプログラム版切替えの
処理が始めから組み込まれていないため、当該処理を実
施すべきソフトウェアに変更が生じたとしても、その変
更は、マスターＣＰＵのソフトウェアのみに対する変更
により対処できる。このためスレーブＣＰＵ（Ｓ１／Ｓ
２）のソフトウェアのうち、その変更に係るソフトウェ
アの変更ということはあり得ないので、アプリケーショ
ン処理（図１の“サービス１”や“サービス２”）に関
しては、もともと使っていたＲＯＭ内のソフトウェアを
そのまま流用することができる。

【００３６】このようにソフトウェアダウンロードやプ
ログラム版の切替えの処理が全てマスターＣＰＵ（Ｍ）
に集約されていることにより、スレーブＣＰＵ（Ｓ１／
Ｓ２）側のソフトウェアが正常に動作していない状況下
や、ソフトウェアが書き込まれていない状況下にあった
としても、ダウンロードや切替え処理は依然実行可能で
ある。

【００３７】また、スレーブＣＰＵ（Ｓ１／Ｓ２）へ
の、プログラムやデータベースのダウンロードを、ＣＰ
Ｕ間のシリアル通信（１３）を介すことなくマスターＣ
ＰＵ（Ｍ）が直接行い、さらにその後の予備（ＳＴＢ
Ｙ）から現用（ＡＣＴ）への切替え制御もまた同様にＣ
ＰＵ間のシリアル通信（１３）を介すことなくマスター
ＣＰＵが直接制御を行うので、通信負荷やＣＰＵ負荷を
増大させることは全くない。したがって、スレーブＣＰ
Ｕが行う通常サービスの実行には全く干渉することがな
いから、これらスレーブＣＰＵに不利をもたらすような
影響を与えることはあり得ない。

【００３８】次に実際の装置例に即して本発明を説明す
る。図６は本発明に係るシステムを、伝送装置を構成す
るユニット上に形成した実際の例を示す図である。本図
の構成と、前述した図２および図３の構成とは実質的に
同じである。したがって、図２および図３における対応
部分には同一の参照番号または記号を付して示す。図６
において新たに描かれた部分はＥＭ１Ｃ・ユニット６０
とＬＣＡ６１である。なお、図６中に記載された、ＥＭ
１Ｃ，ＥＭ−Ｓ，ＥＭ−Ｕ，ＥＭ−Ｌ，ＬＣＡは実際の
製品に用いるユニット名あるいはモジュール名であっ
て、本発明の理解のためには、これらの名称は直接関係
ない。

【００３９】ＥＭ１Ｃ・ユニット６０は、本発明に係る
マルチＣＰＵシステムを構築する対象となる、一例とし
てのスイッチングネットワークにおける加入者系伝送装
置の一部であり、カード状の基板（カード）である。実
際には同様のカードが複数枚ボード上に差し込まれる。
相互に隣接する複数のカードは、バス３１に対しマルチ
ドロップ形式で接続される。これら隣接のユニット（カ
ード）も、各ファームウェアの更新に際しては図示する
マスターＣＰＵ（ＥＭ−Ｓ）１０によって集中的に制御
される。

【００４０】図中のＬＣＡ６１は、ＥＭ１Ｃ・ユニット
６０内のハードウェア部分を統括的に制御する部分であ
り、ＬＳＩよりなる。また図中のＰＧＭ２５，２６は図
２にも示したプログラムメモリ２５，２６であり、実例
ではフラッシュメモリ(Flash) により構成される。前述
した２面構成をなす第１バンク（＃１）および第２バン
ク（＃２）よりなる。

【００４１】また図中のＤＢＳ２７，２８は図２にも示
したデータベース２７，２８であり、実例では電気的に
消去可能なメモリ（ＥＥＰＲＯＭ）により構成される。
これもまた前述した２面構成をなす第１バンク（＃１）
および第２バンク（＃２）よりなる。プロセッサからな
るＥＭ−Ｕ（Ｓ１）１１およびＥＭ−Ｌ（Ｓ２）１２
は、加入者サービスの監視制御機能、プロセッサＥＭ−
Ｓ（Ｍ）１０はダウンロードおよび切替え機能をそれぞ
れ担う。前述のとおり、ＥＭ−Ｓ（Ｍ）１０は、ＥＭ−
Ｕ（Ｓ１）１１，ＥＭ−Ｌ（Ｓ２）１２の他に、隣接す
る複数のユニット（図示せず）上の各プロセッサに対す
るダウンロードおよび切替え制御も行う。

【００４２】上述のとおり各プロセッサには、プログラ
ム格納用のフラッシュメモリが２面ずつ実装され、それ
らはＡＣＴおよびＳＴＢＹのいずれか一方の役割を果
す。図７は図６に示すマスターＣＰＵ（ＥＭ−Ｓ）が有
する実際のメモリマップを示す図（その１）、図８は同
図（その２）である。

【００４３】図７は第１スレーブデータベース（Ｓ１・
ＤＢＳ）２７に関連するマッピング部分と、第１スレー
ブプログラムメモリ（Ｓ２・ＰＧＭ）２５に関連するマ
ッピング部分を示している。図８はペリフェラルＩ／Ｏ
４１に関連するマッピング部分と、マスタープログラム
メモリ（Ｍ・ＰＧＭ）２４に関連するマッピング部分を
示す。ペリフェラルＩ／Ｏ４１については同図中に詳細
に展開して示し、図５の構成部分と対応する部分は同一
の参照番号を付して示す。図８で新たに描かれたレジス
タは、不揮発（ＮＶ）ＲＡＭステータスレジスタ７１
と、ＥＥＰＲＯＭステータスレジスタ７２である。な
お、図７および図８は本発明に関連するマッピング部分
のみを抜粋して示す。

【００４４】図７，８，９および１０を参照して、ＥＭ
−Ｌプロセッサ（Ｓ２）に対するプログラムのダウンロ
ードおよび新旧版の切替えに関して、その手順を説明す
る。上述のとおり、図７および図８はダウンロードおよ
び切替え処理のためのマスターＣＰＵとなるＥＭ−Ｓ
（Ｍ）のメモリマップであって、プログラムの書き込み
が行われるＥＭ−Ｌ（Ｓ２）のフラッシュメモリ領域お
よびダウンロードおよび切替えの制御に必要なレジスタ
群がマッピングされている。ＥＭ−Ｓ（Ｍ）と、ＥＭ−
Ｌ（Ｓ２）のフラッシュメモリや各レジスタへの信号を
出力するＬＣＡ６１とは、直接バス３１で接続されてい
る。ＥＭ−Ｌ（Ｓ２）のフラッシュメモリは、ＥＭ−Ｓ
（Ｍ）のメモリマップ上に、２５６Ｋバイトバウンダリ
でマッピングされる。ＥＭ−Ｓ（Ｍ）がペリフェラルＩ
／Ｏ４１上のレジスタ群を制御することによって、フラ
ッシュメモリの全領域にアクセスすることができる。

【００４５】図９は図６に示すマスターＣＰＵ（ＥＭ−
Ｓ）により実行されるファームウェアの更新処理の実例
を示すフローチャート（その１）、図１０は同フローチ
ャート（その２）であり、前述の図７および図８も参照
しながら、ソフトウェアダウンロードおよび新旧版切替
えのシーケンスを説明する。このシーケンスは（Ｉ）ソ
フトウェアダウンロード処理と、これに引き続く（II）
新旧バージョン（版）切替処理に分けることができる。
ただし、これら処理の対象としてＥＭ−Ｌ（Ｓ２）を例
にとり説明するが、ＥＭ−Ｕ（Ｓ１）についても同様で
ある。

【００４６】（Ｉ）ソフトウェアダウンロード処理 ステップＳ１（図９）：プログラムの書込みに際して、
現在処理中のサービス（“サービス２”）に影響を与え
ぬように、プロセッサＥＭ−Ｌ（Ｓ２）のフラッシュメ
モリのＳＴＢＹ側にその新プログラムの書込みを行う。
そこでＲＯＭバンク制御レジスタ５１′（図７および図
８）を制御することにより、プロセッサＥＭ−Ｌ（Ｓ
２）のＳＴＢＹ側フラッシュの先頭（図７のＨ）を、Ｅ
Ｍ−Ｓ（Ｍ）のメモリマップ上にマッピングする。

【００４７】すなわち、このステップＳ１は、＜１＞
プロセッサＥＭ−Ｓ（Ｍ）のメモリマップ上に、ＥＭ−
Ｌ（Ｓ２）の書込み対象のフラッシュエリアをマッピン
グするプロセスと、＜２＞ マッピングされたそのフラ
ッシュエリアへプログラムを書き込むプロセスとからな
る。なお、上記＜１＞のプロセスは、図８に表すレジス
タの制御による処理である。

【００４８】さらに具体的には、図７において、 ａ）プロセッサＥＭ−Ｓ（Ｍ）が、アドレスＤ００００
０（Ｈ）〜Ｄ４００００（Ｈ）に、２５６Ｋバイトのプ
ログラムデータの書込みを行い、 ｂ）次の２５６Ｋバイトのプログラムデータの書込みを
行うために、上記ＲＯＭバンク制御レジスタ５１′を制
御し、プロセッサＥＭ−Ｌ（Ｓ２）のフラッシュメモリ
の次の２５６Ｋバイトのエリアを、プロセッサＥＭ−Ｓ
（Ｍ）のメモリマップ上にマッピングする。

【００４９】上記ａ）およびｂ）の操作は、プログラム
データの書込みが終了するまで繰り返される。 （II）新旧バージョン（版）切替処理 ステップＳ２：プロセッサＥＭ−Ｌ（Ｓ２）のフラッシ
ュメモリにおけるＡＣＴ側およびＳＴＢＹ側に格納され
ているバージョン（版）のプログラムを、そのフラッシ
ュメモリから読み出す。

【００５０】さらに具体的には、切替え前に、プロセッ
サＥＭ−Ｌ（Ｓ２）のフラッシュに書き込まれているプ
ログラムのバージョンを読み出すために、ＲＯＭバンク
制御レジスタ５１′によりＡＣＴ側のバージョンが書き
込まれているフラッシュメモリのエリアを、プロセッサ
ＥＭ−Ｓ（Ｍ）のメモリマップ上にマッピングし、バー
ジョンを読み出す。

【００５１】次に上記と同様の手順でＳＴＢＹ側のバー
ジョンを読み出す。さらに詳細には、＜１＞ プロセッ
サＥＭ−Ｓ（Ｍ）のメモリマップ上に、プロセッサＥＭ
−Ｌ（Ｓ２）のＡＣＴ側フラッシュメモリをマッピング
し、＜２＞ ＡＣＴ側のプログラムのバージョン（版）
を読み出し、＜３＞ プロセッサＥＭ−Ｓ（Ｍ）のメモ
リマップ上に、プロセッサＥＭ−Ｌ（Ｓ２）のＳＴＢＹ
側フラッシュメモリをマッピングし、なお、上記＜１＞
と＜３＞のプロセスは、図８に表すレジスタの制御によ
る。＜４＞ 上記ＳＴＢＹ側のプログラムのバージョン
（版）を読み出す。

【００５２】なお、上記のプロセス＜１＞および＜３＞
は、図８に表すレジスタの制御による処理である。 ステップ３：プロセッサＥＭ−Ｌ（Ｓ２）のＳＴＢＹ側
フラッシュメモリに書き込んだプログラムを有効にする
ために、図８に示すＮＶＲＡＭステートレジスタ７１に
より、フラッシュメモリのＡＣＴとＳＴＢＹを反転さ
せ、新しいプログラムを書き込んだ面をＡＣＴとする。

【００５３】ステップＳ４（図１０）：プロセッサＥＭ
−Ｌ（Ｓ２）をＣＰＵリセットする。 ステップＳ５：このリセットによりリスタートしたプロ
セッサＥＭ−Ｌ（Ｓ２）の障害やソフトランの状況を確
認する。すなわち、図８のリセットレジスタ５３によ
り、プロセッサＥＭ−Ｌ（Ｓ２）のＣＰＵをリスタート
させ、新しいプログラムを動作させて、上記状況を確認
する。

【００５４】この状況確認は、図８のステータスレジス
タ５４により、プロセッサＥＭ−Ｌ（Ｓ２）の障害やソ
フトランの状態をモニターし、異常なくプロセッサＥＭ
−Ｌ（Ｓ２）が新しいプログラムで立ち上がったか否か
を監視することにより行う。この異常は、例えばウォッ
チドッグタイマにより行うことができる。 ステップＳ６：ステップＳ５での監視によって上記の異
常が発見されれば、プロセッサＥＭ−Ｌ（Ｓ２）のフラ
ッシュメモリのＡＣＴとＳＴＢＹを反転し、先に実行し
た切替えの切り戻しを行う。

【００５５】すなわち、既述の更新処理手段４０は、ス
レーブＣＰＵをリスタートさせた後、このスレーブＣＰ
Ｕが正常に立ち上がったか否かのステータスを監視し
て、正常に立ち上がっていないことが検知されたとき、
現用面ＡＣＴと予備面ＳＴＢＹとの間の切替えを切り戻
して元の状態を維持する。この場合、他方のプロセッサ
ＥＭ−Ｕ（Ｓ１）に対し既にプログラム切替えを実行し
ていたときはこれも切り戻す必要がある。システム全体
としてソフトウェアに不整合を生じてしまうからであ
る。

【００５６】ステップＳ７：上記の切り戻しを行ったと
きも、プロセッサＥＭ−Ｌ（Ｓ２）に対し再びＣＰＵリ
スタートをかけて初期化する。

【００５７】

【発明の効果】以上説明したように本発明によれば、ス
レーブＣＰＵのプログラムを格納するフラッシュメモ
リ、データベース（ＤＢＳ）用のＥＥＰＲＯＭおよび制
御に必要なペリフェラルＩ／Ｏを、マスターＣＰＵと直
接バスで接続する構成をとることにより、各スレーブＣ
ＰＵにそれぞれ、プログラムおよびデータベース用デー
タの書込みおよびプログラムの新旧切替え等のための制
御機能を分散させることなしに、ソフトウェアダウンロ
ードとプログラム切替えの各処理を全てマスターＣＰＵ
に集約する。この結果、ＣＰＵ資源の利用において通常
サービスとの競合を避けることができると共に、スレー
ブＣＰＵ側のソフトウェアが正常に動作していなかった
り、またソフトウェアが書き込まれていないような場合
でも、ソフトウェアダウンロードやプログラム切替えの
処理は最低限実行可能である。

【００５８】また、スレーブＣＰＵに対するプログラム
切替え制御とプログラムおよびデータベース用データの
ダウンロードを、スレーブＣＰＵ間のシリアル通信を介
さずに、マスターＣＰＵが直接行うことにより一層効率
的にそのダウンロードが実行でき、各スレーブＣＰＵが
実行中の通常サービスに何ら影響を与えることはない。

【００５９】かくして、例えば伝送装置におけるソフト
ウェアダウンロードやプログラム切替え処理において、
その処理の高効率化と、通常サービスへの影響の最小化
に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明に係るマルチＣＰＵシステムの一実施例
を示す図（その１）である。

【図３】本発明に係るマルチＣＰＵシステムの一実施例
を示す図（その２）である。

【図４】マスターＣＰＵが有するメモリ空間を表す図
（その１）である。

【図５】マスターＣＰＵが有するメモリ空間を表す図
（その２）である。

【図６】本発明に係るシステムを、伝送装置を構成する
ユニット上に形成した実際の例を示す図である。

【図７】図６に示すマスターＣＰＵ（ＥＭ−Ｓ）が有す
る実際のメモリマップを示す図（その１）である。

【図８】図６に示すマスターＣＰＵ（ＥＭ−Ｓ）が有す
る実際のメモリマップを示す図（その２）である。

【図９】図６に示すマスターＣＰＵ（ＥＭ−Ｓ）により
実行されるファームウェアの更新処理の実例を示すフロ
ーチャート（その１）である。

【図１０】図６に示すマスターＣＰＵ（ＥＭ−Ｓ）によ
り実行されるファームウェアの更新処理の実例を示すフ
ローチャート（その２）である。

【図１１】本発明が適用される好適な装置例を説明する
図である。

【符号の説明】

１０…マスターＣＰＵ（Ｍ） １１…スレーブＣＰＵ（Ｓ１） １２…スレーブＣＰＵ（Ｓ２） １３…ＣＰＵ間通信 ２０，２１，２２…メモリ手段 ２４…マスタープログラムメモリ（Ｍ・ＰＧＭ） ２５…第１スレーブプログラムメモリ（Ｓ１・ＰＧＭ） ２６…第２スレーブプログラムメモリ（Ｓ２・ＰＧＭ） ２７…第１スレーブデータベース（Ｓ１・ＤＢＳ） ２８…第２スレーブデータベース（Ｓ２・ＤＢＳ） ３０…接続手段 ３１…バス ４０…更新処理手段 ４１…ペリフェラルＩ／Ｏ ５０…更新処理レジスタ ５１…第１レジスタ ５２…第２レジスタ ５３…第３レジスタ ５４…第４レジスタ ＰＧＭ…プログラムメモリ ＤＢＳ…データベース

Claims (13)

【特許請求の範囲】
1. 【請求項１】 マスターＣＰＵと、 複数のスレーブＣＰＵと、 該複数のスレーブＣＰＵの各々に対応して設けられ、各
   該スレーブＣＰＵに固有のサービスを実行するために、
   各該スレーブＣＰＵによってアクセスされる固有のプロ
   グラムを少なくとも格納する複数のメモリ手段と、 前記複数のメモリ手段の各々と前記マスターＣＰＵとを
   直接接続する接続手段と、 ファームウェアの更新のために少なくとも前記プログラ
   ムを書き換える際、前記複数のスレーブＣＰＵ相互のＣ
   ＰＵ間通信ならびに前記サービスの実行に干渉すること
   なく、前記マスターＣＰＵが前記接続手段を介して直
   接、該更新の対象となる前記スレーブＣＰＵに対応する
   前記メモリ手段に対し、当該プログラムの書込みを行う
   更新処理手段とからなることを特徴とするファームウェ
   アの更新処理機能を有するマルチＣＰＵシステム。
2. 【請求項２】 各前記メモリ手段は、前記プログラムを
   格納するプログラムメモリと、前記サービスに関連する
   データを格納するデータベースとを有する請求項１に記
   載のマルチＣＰＵシステム。
3. 【請求項３】 各前記メモリ手段は前記プログラムを格
   納するプログラムメモリを含んでなり、該プログラムメ
   モリは、 該メモリ手段に対応する前記スレーブＣＰＵが前記サー
   ビスの実行のために直接アクセスする現用面と、 前記マスターＣＰＵが前記ファームウェアの更新のため
   に直接アクセスする予備面との２面構成からなる請求項
   １に記載のマルチＣＰＵシステム。
4. 【請求項４】 各前記メモリ手段は前記サービスに関連
   するデータを格納するデータベースを含んでなり、該デ
   ータベースは、 該メモリ手段に対応する前記スレーブＣＰＵが前記サー
   ビスの実行のために直接アクセスする現用面と、 前記マスターＣＰＵが前記ファームウェアの更新のため
   に直接アクセスする予備面との２面構成からなる請求項
   １に記載のマルチＣＰＵシステム。
5. 【請求項５】 各前記メモリ手段は、前記プログラムを
   格納するプログラムメモリを有し、かつ、 該プログラムメモリは、該メモリ手段に対応する前記ス
   レーブＣＰＵが前記サービスの実行のために直接アクセ
   スする現用面と、前記マスターＣＰＵが前記ファームウ
   ェアの更新のために直接アクセスする予備面との２面構
   成からなり、 前記更新処理手段は、前記マスターＣＰＵの指示によ
   り、前記ファームウェアの更新に際し、前記プログラム
   メモリにおける前記現用面と前記予備面との間の切替え
   を実行する請求項１に記載のマルチＣＰＵシステム。
6. 【請求項６】 各前記メモリ手段は、前記サービスに関
   連するデータを格納するデータベースを有し、かつ、 前記データベースは、前記メモリ手段に対応する前記ス
   レーブＣＰＵが、前記サービスの実行のために直接アク
   セスする現用面と、前記マスターＣＰＵが前記ファーム
   ウェアの更新のために直接アクセスする予備面との２面
   構成からなり、 前記更新処理手段は、前記マスターＣＰＵの指示によ
   り、前記ファームウェアの更新に際し、前記データベー
   スにおける前記現用面と前記予備面との間の切替えを実
   行する請求項１に記載のマルチＣＰＵシステム。
7. 【請求項７】 前記更新処理手段は、前記マスターＣＰ
   Ｕの指示により、前記プログラムメモリにおける前記現
   用面と前記予備面との間の切替えを実行した直後に、該
   プログラムメモリに対応する前記スレーブＣＰＵをリセ
   ットして該スレーブＣＰＵをリスタートさせる請求項５
   に記載のマルチＣＰＵシステム。
8. 【請求項８】 前記更新処理手段は、前記マスターＣＰ
   Ｕの指示により、前記データベースにおける前記現用面
   と前記予備面との間の切替えを実行した直後に、該デー
   タベースに対応する前記スレーブＣＰＵをリセットして
   該スレーブＣＰＵをリスタートさせる請求項５に記載の
   マルチＣＰＵシステム。
9. 【請求項９】 前記更新処理手段は、前記スレーブＣＰ
   Ｕをリスタートさせた後、該スレーブＣＰＵが正常に立
   ち上がったか否かのステータスを監視して、正常に立ち
   上がっていないことが検知されたとき、前記現用面と前
   記予備面との間の切替えを切り戻して元の状態を維持す
   る請求項７に記載のマルチＣＰＵシステム。
10. 【請求項１０】 各前記メモリ手段は前記プログラムを
    格納するプログラムメモリを含んでなり、該プログラム
    メモリは、該メモリ手段に対応する前記スレーブＣＰＵ
    が前記サービスの実行のために直接アクセスする現用面
    と、前記マスターＣＰＵが前記ファームウェアの更新の
    ために直接アクセスする予備面との２面構成からなると
    共に、 各前記メモリ手段は前記サービスに関連するデータを格
    納するデータベースを含んでなり、該データベースは、
    該メモリ手段に対応する前記スレーブＣＰＵが、前記サ
    ービスの実行のために直接アクセスする現用面と、前記
    マスターＣＰＵが前記ファームウェアの更新のために直
    接アクセスする予備面との２面構成からなり、 ここに、前記マスターＣＰＵが有するメモリ空間の一部
    に定義されるペリフェラルＩ／Ｏの領域に前記更新処理
    手段を実現し、 該ペリフェラルＩ／Ｏは複数の更新処理レジスタを予め
    定義していて、該複数の更新処理レジスタは、各前記ス
    レーブＣＰＵ毎に、前記プログラムメモリの前記現用面
    および前記予備面を個別に形成する第１バンクおよび第
    ２バンクがいずれの面として機能しているかを表示する
    第１レジスタを含む請求項１に記載のマルチＣＰＵシス
    テム。
11. 【請求項１１】 前記更新処理レジスタは、各前記スレ
    ーブＣＰＵ毎に、前記データベースの前記現用面および
    前記予備面を個別に形成する第１バンクおよび第２バン
    クがいずれの面として機能しているかを表示する第２レ
    ジスタを含む請求項１０に記載のマルチＣＰＵシステ
    ム。
12. 【請求項１２】 前記更新処理レジスタは、前記マスタ
    ーＣＰＵが前記スレーブＣＰＵに対しリセットを指示す
    る表示を行うために各前記スレーブＣＰＵ毎に設けた第
    ３レジスタを含み、該第３レジスタには、前記現用面お
    よび前記予備面の間の切替えが実行された直後に当該ス
    レーブＣＰＵをリセットすべきことを指示するための表
    示を行う請求項１０に記載のマルチＣＰＵシステム。
13. 【請求項１３】 前記更新処理レジスタは、前記マスタ
    ーＣＰＵが前記スレーブＣＰＵに対しリセットをかけて
    これをリスタートさせたとき正常に立ち上がったか否か
    を表示するために各前記スレーブＣＰＵ毎に設けた第４
    レジスタを含む請求項１２に記載のマルチＣＰＵシステ
    ム。