JP4791792B2

JP4791792B2 - デジタルシグナルプロセッサシステムおよびそのブート方法。

Info

Publication number: JP4791792B2
Application number: JP2005292501A
Authority: JP
Inventors: 憲之小川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-10-05
Filing date: 2005-10-05
Publication date: 2011-10-12
Anticipated expiration: 2025-10-05
Also published as: JP2007102544A

Description

本発明は、複数のデジタルシグナルプロセッサを有するデジタルシグナルプロセッサシステムおよびそのブート方法に関する。

デジタルシグナルプロセッサ（以下、DSPと呼ぶ）は、信号処理に特化した様々な機能を有しているので、ソフトウエア化しても高速化できる。このため、従来、ハードウェアで構成していた多くの信号処理機能をソフトウェア化してきた。しかし通常、ＤＳＰはＣＰＵと比べて使用可能なメモリ資源が乏しいため、ＣＰＵのように基本ソフトウェア（ＯＳ）を利用したり、複雑な処理を実行することが難しい。したがって、ＤＳＰが行う信号処理は、行列演算やデジタルフィルタ処理、ＦＦＴ処理などの固定した信号処理を各DSPに割り付けて使用することが一般的である。

従来のDSPの構成を図５に示す。N個のDSP５１〜５２(Nは任意整数)と、プログラム格納用フラッシュROM５４と、共有メモリ５３がデータバス５５に接続されDSPカード５０を構成している。複数のDSPカード５０を連携して使用することも可能である。通常、ＤＳＰのプログラムは、各ＤＳＰカード５０のフラッシュＲＯＭ５４に格納されており、ブートモード設定DIPスイッチ５６が、斜線で示すフラッシュROMモードであれば、各ＤＳＰは起動時にこのフラッシュROM５４に記憶されているプログラムを読み込んで処理を開始する。

N個の各ＤＳＰ５１，５２間におけるデータ通信は、データバス５５を介して接続された共有メモリ５３をアクセスする時間をずらすことにより、データバス５５上でのデータの衝突を回避することができる。

上述したように従来は、各ＤＳＰ５１〜５２が使用できる内部メモリの容量が小さいことから、ＤＳＰ単体５１〜５２には単純で固定的な処理を割当て、それを複数個まとめたＤＳＰカード５０という単位で必要な処理を実現させていた。したがって、ＤＳＰカード５０上のフラッシュＲＯＭ５４に保存するプログラムは、通常、問題がなければ固定であるような使い方が一般的であった。

しかしアプリケーションの改変やプログラムのバグ修正などにおいて、フラッシュＲＯＭ５４のプログラムの更新をする場合、ＤＳＰのメモリ容量が小さいので、信号処理プログラムと同時にフラッシュＲＯＭ更新用制御プログラムを内蔵することができないという問題がある。そのため専用のフラッシュＲＯＭ書込み用装置を用いて、改変したROMを交換するか、ブートモード設定DIPスイッチ５６をホストモードやリンクモードに設定してフラッシュＲＯＭ更新用制御プログラムをロードする等の手順が必要で、容易にプログラム更新ができなかった。

さらに、現在の半導体技術の進歩により、ＤＳＰが使用できるメモリ容量も増えてきており、より複雑な処理を実行できるようになったことから、従来、ＣＰＵが行ってきた処理をＤＳＰで置き換えるものも現れてきた。それに伴い、実行するプログラムを目的に応じて選択したいという要望が出てきた。実行するプログラムを目的に応じて選択する方法が知られている（特許文献１参照）。これは、各DSPに対して各機能別に分割したDSPマイクロプログラムを一斉に内部メモリにロードしてから、必要な機能を任意に選択して実行するものである。しかし、DSP内部のメモリ容量の制限から保存可能なプログラムの数に限りがあった。

DSP自身は複数のブート方法をサポートしており、製品時と開発時ではそれぞれ異なるブート方法を用いることができる。しかし図５に示すように、ブート方法の選択は、ブートモード選択ＤＩＰスイッチ５６などの機械的な設定手段に依存している。したがって、いったん機器に組み込まれてしまうと、DSPカードを取り外して外部設定を変更しなければならないことから、容易にブート方法を切り替えることができなかった。例えば信号処理用プログラムをフラッシュＲＯＭに格納してフラッシュROMモードで運用し、プログラム改変時にはフラッシュＲＯＭ更新用制御プログラムをホストやリンクモードによりブートしてフラッシュＲＯＭを更新する。しかし、一旦運用状態に入ると、ＤＳＰカードを停止してＤＩＰスイッチを変更することはできず、その結果、ＤＳＰカード上で動作するプログラムは、常時、１種類だけという状況であった。

ＤＳＰに使用するプログラムの起動シーケンスは、図６(a)に示すように、ＤＳＰカードに対するリセットの解除から開始し、初期設定、信号処理を含め、全てのプログラムがフラッシュＲＯＭに格納されていた。したがって、プログラム全体は、初期化処理プログラムと信号処理プログラムを合わせて、ＤＳＰ内部メモリに格納できる大きさに制限する必要があり、初期化処理プログラムは起動時１回しか使用しないにもかかわらず、運用時にもメモリ内に常駐する。ＤＳＰ内部メモリの容量に限界があるので、初期化処理プログラムの大きさにより信号処理に割当てるプログラムの大きさが一意的に決められてしまうという問題点があった。
特開２００３−２１６４２０号公報

本発明は上記のような従来の問題点に鑑みてなされたもので、ＤＳＰ内部メモリを有効に活用できるＤＳＰシステムおよびそのブート方法を提供することを目的とする。

リセットを伴わないブート機能があれば、メモリ内に必要な処理結果を残し、要らなくなったプログラムは新しいプログラムに上書きされて再ブートすることで新たな処理を引き続き実行することができる。図6(b)では２つのプログラムを順次再ブートすることで、必要な処理を連続して行うことができることを示している。また、データバスに接続された共有メモリを用いることにより、各DSP間で動作するプログラムのインターフェースを取ることも従来と同様に可能となる。本発明は、このようなリセットを伴わないブート方法を、複数のＤＳＰに対して実現するDSPシステムおよびそのブート方法を提供する。

本発明のデジタルシグナルプロセッサシステムは、バスに接続された第１デジタルシグナルプロセッサと、前記バスに接続され、前記第１デジタルシグナルプロセッサにより選択的に第1の起動指令を受けてブート制御される複数の第２デジタルシグナルプロセッサと、前記バスに接続され、前記第１，第２のデジタルシグナルプロセッサに第1のブートを行う初期プログラムを記憶するリードオンリーメモリと、前記第１のブートに続く第２ブート用プログラムを外部の遠隔端末から第２の起動指令によって、該プログラムを受信し、前記バスへのプロトコルに変換を行うプロトコル変換機能部と、この変換機能部により変換された統一的な方法にて前記第2ブート用プログラムを記憶する、書き換え可能なランダムアクセスメモリにより構成される外部記憶装置とを備え、前記第1のブートとして前記第１、第２のデジタルシグナルプロセッサの内部メモリ内に前記リードオンリーメモリから前記初期プログラムがロードされ起動した後、前記外部記憶装置上の前記第2ブート用プログラムが、第1のブートでロードされた前記初期プログラムの上に上書きされて記憶されることを特徴とする。

また、本発明のデジタルシグナルプロセッサシステムにおいては、前記外部記憶装置への前記第2のブート用プログラムのロード手順は、前記外部遠隔端末から任意のバス上に配した入出力装置を経由して送られた前記第2のブート用プログラムを前記プロトコル変換部にて変換された統一的な方法にて記憶することを特徴とする。

また、本発明のデジタルシグナルプロセッサシステムにおいては、前記外部記憶装置への前記第2ブート用プログラムのロード手順は、前記外部遠隔端末から一旦ホストCPUに前記第2ブート用プログラムを転送した後、該ホストCPUに第2の起動指令を発行した時点で前記第2ブート用プログラムを前記プロトコル変換部に送出しプロトコル変換された統一的な方法にて記憶することを特徴とする。

さらに、本発明のデジタルシグナルプロセッサシステムにおいては、前記第１デジタルシグナルプロセッサに対する前記第2ブート用プログラムのロードおよび実行手順は、前記初期プログラムを前記リードオンリーメモリからロードして実行後、前記外部遠隔端末が発行する第2の起動指令を受けて、再ブート対象の第2デジタルシグナルプロセッサに対して前記第1の起動指令を発行した後、前記第１デジタルシグナルプロセッサに内蔵されるダイレクトメモリアクセスコントローラの転送完了割込みベクタを前記第１デジタルシグナルプロセッサの内部メモリの先頭番地に設定し、ダイレクトメモリアクセスコントローラを起動し、前記第１デジタルシグナルプロセッサを停止状態にし、ダイレクトメモリアクセスコントローラにより前記内部メモリへのプログラムの転送を行い、ダイレクトメモリアクセス転送完了割込みを受けて前記第2ブート用プログラムの再ブートを実施することを特徴とする。

さらに、本発明のデジタルシグナルプロセッサシステムにおいては、前記第２デジタルシグナルプロセッサに対する前記第2のブート用プログラムのロードおよび実行手順は、前記初期プログラムを前記リードオンリーメモリからロードして実行後、前記第１デジタルシグナルプロセッサから前記第1の起動指令を受けた場合、前記第２デジタルシグナルプロセッサに内蔵されるダイレクトメモリアクセスコントローラの転送完了割込みベクタを前記第２デジタルシグナルプロセッサの内部メモリの先頭番地に設定し、ダイレクトメモリアクセスコントローラを起動し、前記第２デジタルシグナルプロセッサを停止状態にし、ダイレクトメモリアクセスコントローラにより前記内部メモリへのプログラムの転送を行い、ダイレクトメモリアクセス転送完了割込みを受けて前記第2のブート用プログラムの再ブートを実施することを特徴とする。

さらに、本発明のデジタルシグナルプロセッサシステムのブート方法は、バスに接続された第１デジタルシグナルプロセッサと、前記バスに接続され、前記第１デジタルシグナルプロセッサにより選択的に第1の起動指令を受けてブート制御される複数の第２デジタルシグナルプロセッサと、前記バスに接続され、前記第１，第２のデジタルシグナルプロセッサに第1のブートを行う初期プログラムを記憶するリードオンリーメモリと、前記第１のブートに続く第２ブート用プログラムを外部の遠隔端末から第２の起動指令によって、該プログラムを受信し、前記バスへのプロトコルに変換を行うプロトコル変換機能部と、この変換機能部により変換された前記第2ブート用プログラムを記憶する、書き換え可能なランダムアクセスメモリにより構成される外部記憶装置とを有するデジタルシグナルプロセッサシステムにおいて、前記第1のブートとして前記第１、第２のデジタルシグナルプロセッサの内部メモリ内に前記リードオンリーメモリから前記初期プログラムがロードされ起動した後、前記外部記憶装置上の前記第2ブート用プログラムが、第1のブートでロードされた前記初期プログラムの上に上書きされて記憶されることを特徴とする。

本発明によれば、限られたDSPメモリ領域を有効に活用することができる。すなわち、リセットを伴わないプログラムを順次再起動することで、必要な処理を連続して行うことができ、また、データバスに接続された共有メモリを用いることにより、各DSP間で動作するプログラムのインターフェースを取ることもできる。またこのような構成をとることによってフラッシュROMの交換は必要なくなり、外部遠隔端末から任意の動作を各DSPに設定し運用することができる。

以下、本発明の実施形態について図面を用いて説明する。本発明の一実施形態における、デジタルシグナルプロセッサシステムのブロック図を、図１に示す。

図１において、複数のＤＳＰ（デジタルシグナルプロセッサ）１〜２と、種々のプロトコルのデータバスを接続するバスプロトコル変換機能部（バスブリッジ）３と、フラッシュＲＯＭ５がデータバス１１に接続され、揮発性のメモリからなる外部記憶装置４が、バスプロトコル変換機能部３に接続されてDSPカード１３を構成している。このDSPカード１３は複数枚、使用することができる。

遠隔端末６は、ＤＳＰカード１３とデータバス９を共有したＩ／Ｏカード７と、ＤＳＰカード１３とデータバス１０を共有したホストＣＰＵ（中央演算装置）８等と通信することができる。ＤＳＰカード１３は、複数のＤＳＰ１〜２から構成され、この中で再ブート対象のＤＳＰは１以上でプログラムの機能に応じて変化する。外部記憶装置４は、例えばページメモリのような大容量のメモリで構成することができる。

全体としての動作を図１にて説明した後、複数のDSPカードの起動フローチャートと各DSPの起動フローチャートを用いて詳細に説明していく。

図１において遠隔端末６は、通信経路１０２によりホストＣＰＵ８上のデータベース１２へ、プログラムを転送した後、ホストＣＰＵ８に対して起動指令を出力する。

プログラムの転送は、例えばホストＣＰＵ８から通信経路１０３によりデータバス１０を経由してＤＳＰカード１３内の外部記憶装置４にプログラムをロードすることにより行うことができる。このとき、全てのＤＳＰ１，２は外部記憶装置４に対するアクセスを行わないので、外部記憶装置４に対する排他処理は不要となる。また例としてUSB通信経路１０７によってＵＳＢ（Universal Serial Bus）等のＩ／Ｏカード７を経由しても、プログラムの転送することが可能である。

バスプロトコル変換機能部３は種々の変換を行い統一的な方法によって記憶するので、Ｉ／Ｏカード７やホストＣＰＵ８は、ＤＳＰカード１３内の外部記憶装置４や、データバス１１で使用されるプロトコルを意識せず、自己が属するデータバス９や、データバス１０を用いてプログラムの転送を行うことが可能である。

遠隔端末６は、プログラムのロードが完了した時点で、通信経路１０４にてＤＳＰ１へ起動指令を出力する。プログラムの転送と再ブート開始指令は、時間的に連続しており、ＤＳＰ１が再ブートした時は、ホストＣＰＵ８はデータバス１０のアクセスを完了しているので、再ブートは問題なく行われる。

図２に基づき、DSPカード１３を制御するホストCPU８における起動シーケンスについて説明する。まず、遠隔端末６から起動指令を受信しているかどうかを判断する（S201）。起動指令を受信していなければ、受信をするまで待機する。起動指令を受信したらデータベース１２よりプログラムデータを読み込む(S202)。そして、DSPカード１３の数だけ順次DSPカード１３の外部記憶装置４へプログラムを転送する(S203)。このプログラムの転送が完了した後、各DSPカード１３に対して起動指令を出力する(S204)。

DSPカード１３内のDSP1はマスターとして動作し、それ以外のDSP２はスレーブとして動作している。まず、マスターDSPであるDSP１の起動シーケンスにつき、図３を用いて説明する。ＤＳＰ１は、電源が投入された後フラッシュROM５から初期プログラムをロードし実行する(S301)。通信経路１０１によりフラッシュROM５から初期プログラムを起動した後、ホストＣＰＵ８、またはＩ／Ｏカード７を経由した遠隔端末６が発行する起動指令を待つ(S302)。このとき、ＤＳＰ１はデータバス１１及び外部記憶装置４へアクセスしない。遠隔端末６は、次の２つの方法により、ＤＳＰ用プログラムをＤＳＰカード内の記憶装置にロードすることができる。

（１）通信経路１０７により、遠隔端末６はＩ／Ｏカード７を経由して、ＤＳＰカード１３内の外部記憶装置４にプログラムをロードする。

（２）通信経路１０２により、遠隔端末６は一旦ホストＣＰＵ８にプログラムを転送した後、ホストＣＰＵ８に対して起動指令を出力する。ホストＣＰＵ８は通信経路１０３により、データバス１０を経由してＤＳＰカード１３内の外部記憶装置４にプログラムをロードする。

バスプロトコル変換機能部３により、Ｉ／Ｏカード７やホストＣＰＵ８は、ＤＳＰカード１３の外部記憶装置４や、データバス１１を意識せず、自己が属するデータバス９や、データバス１０を用いてプログラムの転送を行う。遠隔端末６は、プログラムのロードが完了した時点で、通信経路１０８によって、Ｉ／Ｏカード７を経由してＤＳＰ１へ起動指令を出力する。または、通信経路１０４によって、ホストＣＰＵ８を経由してＤＳＰ１へ起動指令を出力する。

ＤＳＰ１は起動指令を受信した場合、通信経路１０５によって、ＤＳＰカード１３内の他の複数のDSPのすべてについて(S302)、再ブート対象かどうかを調べ(S303)、再ブート対象ＤＳＰ２へ起動指令を出力する(S304)。このとき、番号２〜NのＤＳＰ２は、データバス１１及び外部記憶装置４へアクセスしていないので、起動指令を出力する際、データバス１１の排他制御を考慮しなくて良い。

現在実行中のプログラムに上書きした場合、ＤＳＰはその実行を停止してしまう。そのため、プログラムの読み込みは、ＤＳＰが内蔵するＤＭＡ(Direct Memory Access)コントローラを用いると共に、ＤＳＰを一旦停止する。さらに、読み込んだ先頭番地に実行を移すため、内蔵ＤＭＡコントローラの転送完了割込みベクタを内部メモリの先頭番地に設定する(S305)。以上の準備が終わったら、ＤＭＡコントローラを起動し、ＤＳＰを停止状態にする。ＤＭＡコントローラは、設定に従って内部メモリへプログラムの転送を行い、(S306)、最後にＤＭＡ転送完了割込みを受けてプログラムの再起動を実施する(S307)。

ＤＳＰ１は、起動指令を出力するＤＳＰを選択できるため、任意のＤＳＰのみ再起動をかけることが可能である。

次にスレーブDSPである複数のDSP２(２〜N）の起動シーケンスについて図４を用いて説明する。ＤＳＰ２(２〜Ｎ)は、通信経路１０９によってフラッシュROM５から初期プログラムを起動した(S401)後、ＤＳＰ１が発行する起動指令を待つ(S402)。このとき、各ＤＳＰはデータバス１１及び外部記憶装置４へアクセスしない。

ＤＳＰ１より起動指令を受信した場合、通信経路１０６によって、外部記憶装置４に格納されたプログラムを内部メモリへ読み込み、読み込んだ先頭番地にジャンプしてプログラムを実行する。先にも述べたように、現在実行中のプログラムに上書きした場合、ＤＳＰはその実行を停止してしまう。そのため、プログラムの読み込みは、ＤＳＰが内蔵するＤＭＡコントローラを用いると共に、ＤＳＰを一旦停止する。

さらに、読み込んだ先頭番地に実行を移すため、内蔵ＤＭＡコントローラの転送完了割込みベクタを内部メモリの先頭番地に設定する(S403)。以上の準備が終わったら、ＤＭＡコントローラを起動し、ＤＳＰを停止状態にする。ＤＭＡコントローラは、設定に従って内部メモリへプログラムの転送を行い(S404)、最後にＤＭＡ転送完了割込みを受けてプログラムの再起動を実施する(S405)。

以上説明したように、本発明の上記実施形態では、複数のＤＳＰに対して任意のプログラムをロードしリセットを行わないでブートすることができる。

このようにリセットを伴わずに再ブートができるため、ブートを繰り返すことで複雑なＤＳＰカードの設定処理や計算に用いる大量の初期値データ作成を実行できるようになる。

また、上記実施形態では、起動後１回しか使用しない初期プログラムを完全に書き換えに再ブートし別プログラムにすることによって、より複雑な演算処理に対して多くのメモリ領域を割り当てることができる。しかし、本発明は上記初期プラグラムを完全でなくその一部を書き換えるようにしてもよく、その場合にも従来より多くのメモリ領域を使用することが可能である。

また、このような構成にすることによってフラッシュＲＯＭの更新が不要となり、メンテナンス性が著しく向上する。バスプロトコル変換機能部が、種々のプロトコルによるプログラム転送を可能とし、かつ外部記憶装置４に対するアクセス方法が隠蔽化されるため、ＤＳＰカード１３内部の外部記憶装置４に対するデータ転送方法が統一されるという利点を有する。

なお、上記実施形態におけるフラッシュＲＯＭ５は、フラッシュ型でなくともよい。このように本発明は上記実施形態に限定されるものではなく、本発明の技術思想の範囲内で種々変形して実施可能である。

本発明一実施形態におけるデジタルシグナルプロセッサシステムのブロック図である。本発明一実施形態におけるDSPカードの起動シーケンスを示すフローチャート図である。本発明一実施形態における第1 DSPの起動シーケンスを示すフローチャート図である。本発明一実施形態における第2 DSPの起動シーケンスを示すフローチャート図である。従来のＤＳＰ構成を示すブロック図である。従来のDSP起動シーケンスと本発明おける起動概念シーケンスを示すフローチャート図である。

符号の説明

１，２，５１，５２・・・デジタルシグナルプロセッサ、
３・・・バスプロトコル変換機能部、
４・・・外部記憶装置、
５，５４・・・フラッシュROM、
６・・・遠隔端末、
７・・・I/Oカード、
８・・・ホストCPU、
９、１０，１１、５５・・・データバス、
１２・・・データベース、
１３、５０・・・DSPカード、
５３・・・共通メモリ、
５６・・・ブートモード設定DIPスイッチ、
１０１，１０２、１０３，１０４、１０５、１０６、１０７，１０８・・・通信経路。

Claims

バスに接続された第１デジタルシグナルプロセッサと、
前記バスに接続され、前記第１デジタルシグナルプロセッサにより選択的に第1の起動指令を受けてブート制御される複数の第２デジタルシグナルプロセッサと、
前記バスに接続され、前記第１，第２のデジタルシグナルプロセッサに第1のブートを行う初期プログラムを記憶するリードオンリーメモリと、
前記第１のブートに続く第２ブート用プログラムを外部の遠隔端末から第２の起動指令によって、該プログラムを受信し、前記バスへのプロトコルに変換を行うプロトコル変換機能部と、
この変換機能部により変換された前記第2ブート用プログラムを記憶する、書き換え可能なランダムアクセスメモリにより構成される外部記憶装置とを備え、
前記第1のブートとして前記第１、第２のデジタルシグナルプロセッサの内部メモリ内に前記リードオンリーメモリから前記初期プログラムがロードされ起動した後、前記外部記憶装置上の前記第2ブート用プログラムが、第1のブートでロードされた前記初期プログラムの上に上書きされて記憶されることを特徴とするデジタルシグナルプロセッサシステム。
前記第２ブート用プログラムが、前記初期プログラムの上へ完全に上書きされることを特徴とする請求項１記載のデジタルシグナルプロセッサシステム。
前記外部記憶装置への前記第2ブート用プログラムのロード手順は、前記遠隔端末から任意のバス上に配した入出力装置を経由して送られた前記第2ブート用プログラムを前記プロトコル変換機能部にて変換して記憶することを特徴とする請求項１又は２記載のデジタルシグナルプロセッサシステム。
前記外部記憶装置への前記第2ブート用プログラムのロード手順は、前記外部遠隔端末から一旦ホストCPUに前記第2のブート用プログラムを転送した後、該ホストCPUに第2の起動指令を発行した時点で前記第2ブート用プログラムを前記プロトコル変換機能部に送出しプロトコル変換された統一的な方法にて記憶することを特徴とする請求項１又は２記載のデジタルシグナルプロセッサシステム。
前記第１デジタルシグナルプロセッサに対する前記第2ブート用プログラムのロードおよび実行手順は、前記初期プログラムを前記リードオンリーメモリからロードして実行後、前記外部遠隔端末が発行する第2の起動指令を受けて、再ブート対象の第2デジタルシグナルプロセッサに対して前記第1の起動指令を発行した後、前記第１デジタルシグナルプロセッサに内蔵されるダイレクトメモリアクセスコントローラの転送完了割込みベクタを前記第１デジタルシグナルプロセッサの内部メモリの先頭番地に設定し、ダイレクトメモリアクセスコントローラを起動し、前記第１デジタルシグナルプロセッサを停止状態にし、ダイレクトメモリアクセスコントローラにより前記内部メモリへのプログラムの転送を行い、ダイレクトメモリアクセス転送完了割込みを受けて前記第2のブート用プログラムの再ブートを実行することを特徴とする請求項１又は２記載のデジタルシグナルプロセッサシステム。
前記第２デジタルシグナルプロセッサに対する前記第2のブート用プログラムのロードおよび実行手順は、前記初期プログラムを前記リードオンリーメモリからロードして実行後、前記第１デジタルシグナルプロセッサから前記第1の起動指令を受けた場合、前記第２デジタルシグナルプロセッサに内蔵されるダイレクトメモリアクセスコントローラの転送完了割込みベクタを前記第２デジタルシグナルプロセッサの内部メモリの先頭番地に設定し、ダイレクトメモリアクセスコントローラを起動し、前記第２デジタルシグナルプロセッサを停止状態にし、ダイレクトメモリアクセスコントローラにより前記内部メモリへのプログラムの転送を行い、ダイレクトメモリアクセス転送完了割込みを受けて前記第2のブート用プログラムの再ブートを実施することを特徴とする請求項１又は２記載のデジタルシグナルプロセッサシステム。
バスに接続された第１デジタルシグナルプロセッサと、前記バスに接続され、前記第１デジタルシグナルプロセッサにより選択的に第1の起動指令を受けてブート制御される複数の第２デジタルシグナルプロセッサと、前記バスに接続され、前記第１，第２のデジタルシグナルプロセッサに第1のブートを行う初期プログラムを記憶するリードオンリーメモリと、前記第１のブートに続く第２ブート用プログラムを外部の遠隔端末から第２の起動指令によって、該プログラムを受信し、前記バスへのプロトコルに変換を行うプロトコル変換機能部と、この変換機能部により変換された統一的な方法にて前記第2ブート用プログラムを記憶する、書き換え可能なランダムアクセスメモリにより構成される外部記憶装置とを有するデジタルシグナルプロセッサシステムにおいて、
前記第1のブートとして前記第１、第２のデジタルシグナルプロセッサの内部メモリ内に前記リードオンリーメモリから前記初期プログラムがロードされ起動した後、前記外部記憶装置上の前記第2ブート用プログラムが、第1のブートでロードされた前記初期プログラムの上に上書きされて記憶されることを特徴とするデジタルシグナルプロセッサシステムにおけるブート方法。