JPH07219918A - 並列計算機のシステム立上げ方式 - Google Patents
並列計算機のシステム立上げ方式Info
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- JPH07219918A JPH07219918A JP6024805A JP2480594A JPH07219918A JP H07219918 A JPH07219918 A JP H07219918A JP 6024805 A JP6024805 A JP 6024805A JP 2480594 A JP2480594 A JP 2480594A JP H07219918 A JPH07219918 A JP H07219918A
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- Japan
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Abstract
(57)【要約】
【目的】 主プロセッサから各プロセッサへのダウンロ
ード、または各プロセッサ毎への個別のプログラムロー
ド、によるシステム立上げを行なうことにある。 【構成】 各プロセッサ毎に、ハードウェアリセット後
の処理を規定する情報と外部記憶装置番号とプログラム
をロードしてもらうプロセッサ番号を設定する記憶回路
８と、データ転送回路５と、ハードウェアリセットを指
示するリセット回路１１を設け、全プロセッサ一斉にリ
セット指示するシステムリセット回路９とプロセッサ毎
にリセット指示するプロセッサリセット回路１０をリセ
ット制御線７によりリセット回路１１に接続し、リセッ
ト指示があると、各プロセッサはハードウェアリセット
終了後、各プロセッサの記憶回路８内に設定されている
情報に基づいてプログラムロードを行なう。
ード、または各プロセッサ毎への個別のプログラムロー
ド、によるシステム立上げを行なうことにある。 【構成】 各プロセッサ毎に、ハードウェアリセット後
の処理を規定する情報と外部記憶装置番号とプログラム
をロードしてもらうプロセッサ番号を設定する記憶回路
８と、データ転送回路５と、ハードウェアリセットを指
示するリセット回路１１を設け、全プロセッサ一斉にリ
セット指示するシステムリセット回路９とプロセッサ毎
にリセット指示するプロセッサリセット回路１０をリセ
ット制御線７によりリセット回路１１に接続し、リセッ
ト指示があると、各プロセッサはハードウェアリセット
終了後、各プロセッサの記憶回路８内に設定されている
情報に基づいてプログラムロードを行なう。
Description
【０００１】
【産業上の利用分野】本発明は並列計算機のシステム立
上げ方式に係り、特にシステム全体又はプロセッサ毎の
プログラムロードを行なうシステム立上げ方式に関す
る。
上げ方式に係り、特にシステム全体又はプロセッサ毎の
プログラムロードを行なうシステム立上げ方式に関す
る。
【０００２】
【従来の技術】複数ＣＰＵへのプログラムロードを行な
う従来のシステム立上げ方式は、特開平４−２７３３３
２号公報に記述されている様に、主ＣＰＵから複数の副
ＣＰＵへ一斉にダウンロードすることでプログラムロー
ドを行っている。よって、複数の副ＣＰＵのシステムを
立上げる場合は主ＣＰＵからのダウンロードを必ず行な
う必要がある。
う従来のシステム立上げ方式は、特開平４−２７３３３
２号公報に記述されている様に、主ＣＰＵから複数の副
ＣＰＵへ一斉にダウンロードすることでプログラムロー
ドを行っている。よって、複数の副ＣＰＵのシステムを
立上げる場合は主ＣＰＵからのダウンロードを必ず行な
う必要がある。
【０００３】
【発明が解決しようとする課題】上記従来技術に従え
ば、副ＣＰＵのシステムを立上げるためには主ＣＰＵか
らのダウンロードによるプログラムロードの方法しかな
く、かつ、個別に副ＣＰＵへプログラムロードすること
は、他の副ＣＰＵの動作時には、行なうことが出来ない
という問題があった。本発明の目的は、システム全体に
対して主プロセッサから各プロセッサへのダウンロード
によるシステム立上げ、または各プロセッサ毎への個別
のプログラムロードによるシステム立上げを行なうこと
のできる並列計算機のシステム立上げ方式を提供するこ
とにある。
ば、副ＣＰＵのシステムを立上げるためには主ＣＰＵか
らのダウンロードによるプログラムロードの方法しかな
く、かつ、個別に副ＣＰＵへプログラムロードすること
は、他の副ＣＰＵの動作時には、行なうことが出来ない
という問題があった。本発明の目的は、システム全体に
対して主プロセッサから各プロセッサへのダウンロード
によるシステム立上げ、または各プロセッサ毎への個別
のプログラムロードによるシステム立上げを行なうこと
のできる並列計算機のシステム立上げ方式を提供するこ
とにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、外部記憶装置を備える少なくとも１つの
プロセッサを含む複数のプロセッサからなる並列計算機
のシステム立上げ方式において、全プロセッサに接続さ
れ全プロセッサ一斉にリセット指示を行なうリセット回
路を備え、各プロセッサは、ハードウェアリセット後の
処理を規定する情報と外部記憶装置番号とプログラムを
ロードしてもらうプロセッサ番号とを設定する記憶回路
と、プロセッサ間のデータ転送回路を備え、前記リセッ
ト回路により全プロセッサ一斉にリセット指示がかかっ
たとき、各プロセッサは、個別にハードウェアリセット
処理後、自プロセッサの前記記憶回路に設定された情報
に基づきプログラムロードを行なうようにしている。ま
た、前記リセット回路を全プロセッサに接続され各プロ
セッサ毎にリセット指示を行なうリセット回路とし、前
記リセット回路によりある１つのプロセッサにリセット
指示がなされたとき、前記リセット回路により指定され
たプロセッサは、個別にハードウェアリセット処理後、
自プロセッサの前記記憶回路に設定された情報に基づき
プログラムロードを行なうようにしている。
め、本発明は、外部記憶装置を備える少なくとも１つの
プロセッサを含む複数のプロセッサからなる並列計算機
のシステム立上げ方式において、全プロセッサに接続さ
れ全プロセッサ一斉にリセット指示を行なうリセット回
路を備え、各プロセッサは、ハードウェアリセット後の
処理を規定する情報と外部記憶装置番号とプログラムを
ロードしてもらうプロセッサ番号とを設定する記憶回路
と、プロセッサ間のデータ転送回路を備え、前記リセッ
ト回路により全プロセッサ一斉にリセット指示がかかっ
たとき、各プロセッサは、個別にハードウェアリセット
処理後、自プロセッサの前記記憶回路に設定された情報
に基づきプログラムロードを行なうようにしている。ま
た、前記リセット回路を全プロセッサに接続され各プロ
セッサ毎にリセット指示を行なうリセット回路とし、前
記リセット回路によりある１つのプロセッサにリセット
指示がなされたとき、前記リセット回路により指定され
たプロセッサは、個別にハードウェアリセット処理後、
自プロセッサの前記記憶回路に設定された情報に基づき
プログラムロードを行なうようにしている。
【０００５】
【作用】全プロセッサが一斉にリセットされたとき、外
部記憶装置を備えるプロセッサの１つ（例えば、プロセ
ッサＡ）の記憶回路に外部記憶装置からのプログラムロ
ードを指示する情報が設定されていれば、プロセッサＡ
は外部記憶装置からプログラムロードをする。そして、
他の全てのプロセッサの記憶回路にプロセッサＡからの
プログラムロードを指示する情報が設定されていれば、
他の全てのプロセッサはプロセッサＡからプログラムロ
ードをする。また、１つのプロセッサがリセットされた
とき、該プロセッサの記憶回路に外部記憶装置からのプ
ログラムロードを指示する情報が設定されていれば、該
プロセッサは該プロセッサの外部記憶装置からプログラ
ムロードをし、該プロセッサの記憶回路に特定のプロセ
ッサからのプログラムロードを指示する情報が設定され
ていれば、該プロセッサは特定のプロセッサからプログ
ラムロードをする。これにより、システム全体に対して
主プロセッサから各プロセッサへのダウンロードによる
システム立上げ、または各プロセッサ毎に個別ロードに
よりシステム立上げを行なうことができ、また、障害等
でダウンしたプロセッサ個別に対しても再ロード又はロ
ード方法の変更による再ロードを行いシステム立上げを
行なうことができる。
部記憶装置を備えるプロセッサの１つ（例えば、プロセ
ッサＡ）の記憶回路に外部記憶装置からのプログラムロ
ードを指示する情報が設定されていれば、プロセッサＡ
は外部記憶装置からプログラムロードをする。そして、
他の全てのプロセッサの記憶回路にプロセッサＡからの
プログラムロードを指示する情報が設定されていれば、
他の全てのプロセッサはプロセッサＡからプログラムロ
ードをする。また、１つのプロセッサがリセットされた
とき、該プロセッサの記憶回路に外部記憶装置からのプ
ログラムロードを指示する情報が設定されていれば、該
プロセッサは該プロセッサの外部記憶装置からプログラ
ムロードをし、該プロセッサの記憶回路に特定のプロセ
ッサからのプログラムロードを指示する情報が設定され
ていれば、該プロセッサは特定のプロセッサからプログ
ラムロードをする。これにより、システム全体に対して
主プロセッサから各プロセッサへのダウンロードによる
システム立上げ、または各プロセッサ毎に個別ロードに
よりシステム立上げを行なうことができ、また、障害等
でダウンしたプロセッサ個別に対しても再ロード又はロ
ード方法の変更による再ロードを行いシステム立上げを
行なうことができる。
【０００６】
【実施例】以下、本発明の実施例を図１から図４により
説明する。図１は主プロセッサからのダウンロードによ
るプログラムロードを行なう実施例１の構成を示すブロ
ック図である。並列計算機はプロセッサＡ〜Ｎを具備す
る。本実施例ではプロセッサＡを主プロセッサ、プロセ
ッサＢ〜Ｎを副プロセッサとしている。各プロセッサ内
にはＣＰＵ１、主記憶装置４、データ転送回路５、記憶
回路８、リセット回路１１を持つ。但し、主プロセッサ
であるプロセッサＡだけはＩ／Ｏ制御回路２、外部記憶
装置３を持つ。各プロセッサ内ではＣＰＵ１は主記憶装
置４、リセット回路１１、記憶回路８、データ転送回路
５に接続され、主記憶装置４はデータ転送回路５に接続
される。また、主プロセッサであるプロセッサＡだけは
ＣＰＵ１はＩ／Ｏ制御回路２に、Ｉ／Ｏ制御回路２は外
部記憶回路３と主記憶装置４に接続されている。各プロ
セッサ内のリセット回路１１はリセット制御線７に、ま
たシステムリセット回路９、プロセッサリセット回路１
０もリセット制御線７に接続されている。各プロセッサ
内のデータ転送回路５は転送路６により接続されてい
る。
説明する。図１は主プロセッサからのダウンロードによ
るプログラムロードを行なう実施例１の構成を示すブロ
ック図である。並列計算機はプロセッサＡ〜Ｎを具備す
る。本実施例ではプロセッサＡを主プロセッサ、プロセ
ッサＢ〜Ｎを副プロセッサとしている。各プロセッサ内
にはＣＰＵ１、主記憶装置４、データ転送回路５、記憶
回路８、リセット回路１１を持つ。但し、主プロセッサ
であるプロセッサＡだけはＩ／Ｏ制御回路２、外部記憶
装置３を持つ。各プロセッサ内ではＣＰＵ１は主記憶装
置４、リセット回路１１、記憶回路８、データ転送回路
５に接続され、主記憶装置４はデータ転送回路５に接続
される。また、主プロセッサであるプロセッサＡだけは
ＣＰＵ１はＩ／Ｏ制御回路２に、Ｉ／Ｏ制御回路２は外
部記憶回路３と主記憶装置４に接続されている。各プロ
セッサ内のリセット回路１１はリセット制御線７に、ま
たシステムリセット回路９、プロセッサリセット回路１
０もリセット制御線７に接続されている。各プロセッサ
内のデータ転送回路５は転送路６により接続されてい
る。
【０００７】記憶回路８にはハードウェアリセット後の
処理を規定する情報を設定するブート方法エリアと、外
部記憶装置番号を設定するデバイスエリアと、プログラ
ムをロードしてもらうプロセッサ番号を設定するプロセ
ッサエリアが設けられている。各プロセッサのＡ〜Ｎの
記憶回路８のブート方法エリアとデバイスエリアとプロ
セッサエリアには、予め、別手段により図２に示す情報
が設定されているものとして以下に実施例１の動作の説
明を行なう。図２において、ブート方法エリアへのＯＮ
の設定はハードウェアリセット後にプログラムロードす
ることを示しており、ＯＦＦの設定はハードウェアリセ
ット後に待ち状態にすることを示している。デバイスエ
リアにはデバイス番号が設定され、このデバイス番号は
記憶回路８の属するプロセッサに接続された外部記憶装
置の番号である。自プロセッサに外部記憶装置が接続さ
れていない場合はデバイスエリアは使用されない。プロ
セッサエリアにはプログラムロードを要求する場合の要
求先のプロセッサ番号が設定される。プログラムロード
元のプロセッサの記憶回路８のプロセッサエリアは使用
されない。
処理を規定する情報を設定するブート方法エリアと、外
部記憶装置番号を設定するデバイスエリアと、プログラ
ムをロードしてもらうプロセッサ番号を設定するプロセ
ッサエリアが設けられている。各プロセッサのＡ〜Ｎの
記憶回路８のブート方法エリアとデバイスエリアとプロ
セッサエリアには、予め、別手段により図２に示す情報
が設定されているものとして以下に実施例１の動作の説
明を行なう。図２において、ブート方法エリアへのＯＮ
の設定はハードウェアリセット後にプログラムロードす
ることを示しており、ＯＦＦの設定はハードウェアリセ
ット後に待ち状態にすることを示している。デバイスエ
リアにはデバイス番号が設定され、このデバイス番号は
記憶回路８の属するプロセッサに接続された外部記憶装
置の番号である。自プロセッサに外部記憶装置が接続さ
れていない場合はデバイスエリアは使用されない。プロ
セッサエリアにはプログラムロードを要求する場合の要
求先のプロセッサ番号が設定される。プログラムロード
元のプロセッサの記憶回路８のプロセッサエリアは使用
されない。
【０００８】システムリセット回路９からプロセッサの
Ａ〜Ｎ全てに対してリセット制御線７を経由してリセッ
ト指示を行なう。各プロセッサのＣＰＵ１はリセット回
路１１の指示の下にハードウェアリセット処理（ＣＰＵ
内のレジスタ等のクリア、主記憶装置のクリアなど）を
終了する。その後、各プロセッサのＣＰＵ１は記憶回路
８からブート方法エリアとデバイスエリアとプロセッサ
エリアを読出す。プロセッサＡのＣＰＵ１は、図２の
（１）に示すように、ブート方法エリアがＯＮであるこ
とを認識して、デバイスエリアに示す外部記憶装置番号
の外部記憶装置３からＩ／Ｏ制御回路２を介して主記憶
装置４にプログラムをロードする。一方、プロセッサＢ
〜ＮのＣＰＵ１は、図２の（２）に示すように、ブート
方法エリアがＯＦＦであることを認識してプロセッサエ
リアのプロセッサ番号（この場合、プロセッサＡのプロ
セッサ番号が設定されている）によりプロセッサＡにプ
ログラムロード要求を転送路６を介して行なう。プロセ
ッサＡのＣＰＵ１は転送路６介して送られてきたプロセ
ッサＢ〜Ｎの要求を認識してプロセッサＡの主記憶装置
４にロード済のプログラムを転送路６を介してブロード
キャストにてプロセッサＢ〜Ｎの主記憶装置４へ一斉に
転送する。この様にプロセッサのＡ〜Ｎでのプログラム
のロードが完了し、システムが立上がる。
Ａ〜Ｎ全てに対してリセット制御線７を経由してリセッ
ト指示を行なう。各プロセッサのＣＰＵ１はリセット回
路１１の指示の下にハードウェアリセット処理（ＣＰＵ
内のレジスタ等のクリア、主記憶装置のクリアなど）を
終了する。その後、各プロセッサのＣＰＵ１は記憶回路
８からブート方法エリアとデバイスエリアとプロセッサ
エリアを読出す。プロセッサＡのＣＰＵ１は、図２の
（１）に示すように、ブート方法エリアがＯＮであるこ
とを認識して、デバイスエリアに示す外部記憶装置番号
の外部記憶装置３からＩ／Ｏ制御回路２を介して主記憶
装置４にプログラムをロードする。一方、プロセッサＢ
〜ＮのＣＰＵ１は、図２の（２）に示すように、ブート
方法エリアがＯＦＦであることを認識してプロセッサエ
リアのプロセッサ番号（この場合、プロセッサＡのプロ
セッサ番号が設定されている）によりプロセッサＡにプ
ログラムロード要求を転送路６を介して行なう。プロセ
ッサＡのＣＰＵ１は転送路６介して送られてきたプロセ
ッサＢ〜Ｎの要求を認識してプロセッサＡの主記憶装置
４にロード済のプログラムを転送路６を介してブロード
キャストにてプロセッサＢ〜Ｎの主記憶装置４へ一斉に
転送する。この様にプロセッサのＡ〜Ｎでのプログラム
のロードが完了し、システムが立上がる。
【０００９】一方、プロセッサＢにて障害が発生し、プ
ロセッサＢのみに再ロードが必要な場合、プロセッサリ
セット回路１０によってリセット制御線７を制御し、プ
ロセッサＢのリセット回路１１のみにリセット指示をす
る。リセットを指示されたプロセッサＢは前述のような
ハードウェアリセット処理動作を行い、記憶回路８内の
情報に基づきプロセッサＡにロード要求を出す。プロセ
ッサＡは前述のような動作を行い、今回は要求元はプロ
セッサＢのみであることを認識して転送路６を介してプ
ロセッサＢの主記憶装置４へプログラムを転送する。
ロセッサＢのみに再ロードが必要な場合、プロセッサリ
セット回路１０によってリセット制御線７を制御し、プ
ロセッサＢのリセット回路１１のみにリセット指示をす
る。リセットを指示されたプロセッサＢは前述のような
ハードウェアリセット処理動作を行い、記憶回路８内の
情報に基づきプロセッサＡにロード要求を出す。プロセ
ッサＡは前述のような動作を行い、今回は要求元はプロ
セッサＢのみであることを認識して転送路６を介してプ
ロセッサＢの主記憶装置４へプログラムを転送する。
【００１０】図３は各プロセッサ別のプログラムロード
を行なう第２実施例の構成を示すブロック図である。並
列計算機はプロセッサＡ〜Ｎを具備し、各プロセッサ内
にはＣＰＵ１、主記憶装置４、データ転送回路５、記憶
回路８、リセット回路１１，Ｉ／Ｏ制御回路２を持ち、
ＣＰＵ１は主記憶装置４、データ転送回路５、記憶回路
８、リセット回路１１，Ｉ／Ｏ制御回路２と接続してい
る。又、主記憶装置４はデータ転送回路５に、Ｉ／Ｏ制
御回路２は外部記憶装置３と主記憶装置４に接続してい
る。
を行なう第２実施例の構成を示すブロック図である。並
列計算機はプロセッサＡ〜Ｎを具備し、各プロセッサ内
にはＣＰＵ１、主記憶装置４、データ転送回路５、記憶
回路８、リセット回路１１，Ｉ／Ｏ制御回路２を持ち、
ＣＰＵ１は主記憶装置４、データ転送回路５、記憶回路
８、リセット回路１１，Ｉ／Ｏ制御回路２と接続してい
る。又、主記憶装置４はデータ転送回路５に、Ｉ／Ｏ制
御回路２は外部記憶装置３と主記憶装置４に接続してい
る。
【００１１】各プロセッサのＡ〜Ｎの記憶回路８のブー
ト方法エリアとデバイスエリアとプロセッサエリアに
は、予め、別手段により図４に示す情報が設定されてい
るものとして以下に実施例２の動作の説明を行なう。シ
ステムリセット回路９からプロセッサＡ〜Ｎ全てに対し
てリセット制御線７を経由してリセット指示を行なう。
各プロセッサのＣＰＵ１はリセット回路１１の指示の下
にハードウェアリセット処理を終了する。その後、各プ
ロセッサのＣＰＵ１は記憶回路８からブート方法エリア
とデバイスエリアとプロセッサエリアを読出す。各プロ
セッサのＣＰＵ１は、図４に示すように、ブート方法エ
リアがＯＮであることを認識してデバイスエリアに示す
外部記憶装置番号の自プロセッサに接続された外部記憶
装置３からＩ／Ｏ制御回路２を介して主記憶装置４にプ
ログラムをロードしてシステムを立上げる。
ト方法エリアとデバイスエリアとプロセッサエリアに
は、予め、別手段により図４に示す情報が設定されてい
るものとして以下に実施例２の動作の説明を行なう。シ
ステムリセット回路９からプロセッサＡ〜Ｎ全てに対し
てリセット制御線７を経由してリセット指示を行なう。
各プロセッサのＣＰＵ１はリセット回路１１の指示の下
にハードウェアリセット処理を終了する。その後、各プ
ロセッサのＣＰＵ１は記憶回路８からブート方法エリア
とデバイスエリアとプロセッサエリアを読出す。各プロ
セッサのＣＰＵ１は、図４に示すように、ブート方法エ
リアがＯＮであることを認識してデバイスエリアに示す
外部記憶装置番号の自プロセッサに接続された外部記憶
装置３からＩ／Ｏ制御回路２を介して主記憶装置４にプ
ログラムをロードしてシステムを立上げる。
【００１２】一方、プロセッサＢにて障害が発生しプロ
セッサのみに再ロードが必要な場合、プロセッサリセッ
ト回路１０によってリセット制御線７を制御し、プロセ
ッサＢのリセット回路１１のみにリセット指示をする。
リセットをかけられたプロセッサＢは前述の様なハード
ウェアリセット処理動作を行い、記憶回路８内の情報に
基づき前述のようにプログラムをロードして、再立上げ
を行なう。尚、各プロセッサの記憶回路８のブート方法
エリアをＯＦＦに設定し、プロセッサエリアにプロセッ
サＡのプロセッサ番号を設定することにより、プロセッ
サＡからのダウンロードによるシステム立上げも出来
る。この場合、プロセッサＡ以外のプロセッサ番号を設
定することにより、プロセッサＡ以外のプロセッサから
のダウンロードによるシステム立上げも出来る。また、
プロセッサは記憶回路８の設定の仕方によっては所望の
プロセッサからプログラムロードを受けることも可能で
ある。
セッサのみに再ロードが必要な場合、プロセッサリセッ
ト回路１０によってリセット制御線７を制御し、プロセ
ッサＢのリセット回路１１のみにリセット指示をする。
リセットをかけられたプロセッサＢは前述の様なハード
ウェアリセット処理動作を行い、記憶回路８内の情報に
基づき前述のようにプログラムをロードして、再立上げ
を行なう。尚、各プロセッサの記憶回路８のブート方法
エリアをＯＦＦに設定し、プロセッサエリアにプロセッ
サＡのプロセッサ番号を設定することにより、プロセッ
サＡからのダウンロードによるシステム立上げも出来
る。この場合、プロセッサＡ以外のプロセッサ番号を設
定することにより、プロセッサＡ以外のプロセッサから
のダウンロードによるシステム立上げも出来る。また、
プロセッサは記憶回路８の設定の仕方によっては所望の
プロセッサからプログラムロードを受けることも可能で
ある。
【００１３】
【発明の効果】本発明によれば、システム全体に対して
主プロセッサから各プロセッサへのダウンロードによる
システム立上げ、または各プロセッサ毎に個別ロードに
よりシステム立上げを行なうことが出来、また一方、障
害等でダウンしたプロセッサ個別に対しても再ロード又
はロード方法の変更による再ロードを行いシステムを立
上げる等、多数のプロセッサを具備する並列計算機の構
成に従い、システム立上げを可変にすることが出来る。
主プロセッサから各プロセッサへのダウンロードによる
システム立上げ、または各プロセッサ毎に個別ロードに
よりシステム立上げを行なうことが出来、また一方、障
害等でダウンしたプロセッサ個別に対しても再ロード又
はロード方法の変更による再ロードを行いシステムを立
上げる等、多数のプロセッサを具備する並列計算機の構
成に従い、システム立上げを可変にすることが出来る。
【図１】実施例１の構成を示すブロック図である。
【図２】実施例１の場合のプロセッサの記憶回路への情
報の設定例を示す図である。
報の設定例を示す図である。
【図３】実施例２の構成を示すブロック図である。
【図４】実施例２の場合のプロセッサの記憶回路への情
報の設定例を示す図である。
報の設定例を示す図である。
１ ＣＰＵ ２ Ｉ／Ｏ制御回路 ３ 外部記憶装置 ４ 主記憶装置 ５ データ転送回路 ６ 転送路 ７ リセット制御線 ８ 記憶回路 ９ システムリセット回路 １０ プロセッサリセット回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 ３９０ Ｚ
Claims (2)
- 【請求項１】 外部記憶装置を備える少なくとも１つの
プロセッサを含む複数のプロセッサからなる並列計算機
のシステム立上げ方式において、 全プロセッサに接続され全プロセッサ一斉にリセット指
示を行なうリセット回路を備え、 各プロセッサは、ハードウェアリセット後の処理を規定
する情報と外部記憶装置番号とプログラムをロードして
もらうプロセッサ番号とを設定する記憶回路と、プロセ
ッサ間のデータ転送回路を備え、 前記リセット回路により全プロセッサ一斉にリセット指
示がかかったとき、各プロセッサは、個別にハードウェ
アリセット処理後、自プロセッサの前記記憶回路に設定
された情報に基づきプログラムロードを行なうことを特
徴とする並列計算機のシステム立上げ方式。 - 【請求項２】 外部記憶装置を備える少なくとも１つの
プロセッサを含む複数のプロセッサからなる並列計算機
のシステム立上げ方式において、 全プロセッサに接続され各プロセッサ毎にリセット指示
を行なうリセット回路を備え、 各プロセッサは、ハードウェアリセット後の処理を規定
する情報と外部記憶装置番号とプログラムをロードして
もらうプロセッサ番号とを設定する記憶回路と、プロセ
ッサ間のデータ転送回路を備え、 前記リセット回路によりある１つのプロセッサにリセッ
ト指示がなされたとき、前記リセット回路により指定さ
れたプロセッサは、個別にハードウェアリセット処理
後、自プロセッサの前記記憶回路に設定された情報に基
づきプログラムロードを行なうことを特徴とする並列計
算機のシステム立上げ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024805A JPH07219918A (ja) | 1994-01-27 | 1994-01-27 | 並列計算機のシステム立上げ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6024805A JPH07219918A (ja) | 1994-01-27 | 1994-01-27 | 並列計算機のシステム立上げ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219918A true JPH07219918A (ja) | 1995-08-18 |
Family
ID=12148415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6024805A Pending JPH07219918A (ja) | 1994-01-27 | 1994-01-27 | 並列計算機のシステム立上げ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7237099B2 (en) | 2001-12-27 | 2007-06-26 | Denso Corporation | Multiprocessor system having a plurality of control programs stored in a continuous range of addresses of a common memory and having identification registers each corresponding to a processor and containing data used in deriving a starting address of a CPU-linked interrupt handler program to be executed by the corresponding processor |
| JP2010182225A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | マルチプロセッサシステム、及びマルチプロセッサシステムの動作方法 |
-
1994
- 1994-01-27 JP JP6024805A patent/JPH07219918A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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