JPS6139132A - マイクロプログラムロ−デイング方式 - Google Patents
マイクロプログラムロ−デイング方式Info
- Publication number
- JPS6139132A JPS6139132A JP16056884A JP16056884A JPS6139132A JP S6139132 A JPS6139132 A JP S6139132A JP 16056884 A JP16056884 A JP 16056884A JP 16056884 A JP16056884 A JP 16056884A JP S6139132 A JPS6139132 A JP S6139132A
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- JP
- Japan
- Prior art keywords
- ram
- firmware
- ram6
- loading
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電源投入後の開始番地とシステムイニシャライ
ズ後の開始番地とが同一であるマイクロプログラム処理
装置に用いて好適するマイクロプログラムローディング
方式に関する。
ズ後の開始番地とが同一であるマイクロプログラム処理
装置に用いて好適するマイクロプログラムローディング
方式に関する。
電子計算機等のＣＰＵのＩ１０パスに接続されるＩ１０
コントローラ、又ハコミュニケーシロンコント四−ラ等
の各種コントローラにマイクロコンピュータが使用され
る例は多く、これらのコントローラは、そのマイクＩ：
＋７°ログラム（ファームウェア）によって用途に応じ
た様々な機能を持つことができる。従って、これらのコ
ントμｍうのファームウェアは用途別に何種類かにわた
って用意される。その為にこれらのコントローラは電子
計算機等のＣＰＵからダウンラインローディングされる
ことによって、そのファームウェアなｐ−ディング動作
する方法が用いられる。
コントローラ、又ハコミュニケーシロンコント四−ラ等
の各種コントローラにマイクロコンピュータが使用され
る例は多く、これらのコントローラは、そのマイクＩ：
＋７°ログラム（ファームウェア）によって用途に応じ
た様々な機能を持つことができる。従って、これらのコ
ントμｍうのファームウェアは用途別に何種類かにわた
って用意される。その為にこれらのコントローラは電子
計算機等のＣＰＵからダウンラインローディングされる
ことによって、そのファームウェアなｐ−ディング動作
する方法が用いられる。
又、ダウンラインローディングが必要のない場合、即ち
、ＦＲＯＭに予めファームウェアが収納されており、Ｆ
ＲＯＭアクセスでの実行では処理能力が問題となる場合
には、速度の遅いＦＲＯＭより、速度の速いＲＡＭに７
アームウエアをリロケーションさせて実行させることが
望ましく、わざわざＦＲＯＭにあるファームウェアをＲ
ＡＭにリロケージョンする方法がとられる。
、ＦＲＯＭに予めファームウェアが収納されており、Ｆ
ＲＯＭアクセスでの実行では処理能力が問題となる場合
には、速度の遅いＦＲＯＭより、速度の速いＲＡＭに７
アームウエアをリロケーションさせて実行させることが
望ましく、わざわざＦＲＯＭにあるファームウェアをＲ
ＡＭにリロケージョンする方法がとられる。
従来、これらのコントローラに使用されているマイク四
コンピーータは、電源投入−の開始番地、及びシステム
イニシャライズ後の開始番地が同一で常に一定である為
、電源投入と単なるイニシャライズとを区別せずにダウ
ンローディング或はリロケーションを実施するようにな
っていた。
コンピーータは、電源投入−の開始番地、及びシステム
イニシャライズ後の開始番地が同一で常に一定である為
、電源投入と単なるイニシャライズとを区別せずにダウ
ンローディング或はリロケーションを実施するようにな
っていた。
従って、従来では単なるシステムイニシャライズの場合
、ＲＡＭにファームウェアが存在しているにも拘らず再
び同じファームウェアを書き込む無駄な動作を行なうと
いう欠点があった。
、ＲＡＭにファームウェアが存在しているにも拘らず再
び同じファームウェアを書き込む無駄な動作を行なうと
いう欠点があった。
本発明は上記実情に鑑みなされたもので、システムイニ
シャライズ時に於ける無駄なダウンラインローディング
スはりロケーション動作をなくして、システム全体の処
理効率を高めることのできるマイクログログラムローデ
ィング方式を提供することを目的とする。
シャライズ時に於ける無駄なダウンラインローディング
スはりロケーション動作をなくして、システム全体の処
理効率を高めることのできるマイクログログラムローデ
ィング方式を提供することを目的とする。
マイクロコンピュータのマイクロプログラム（ファーム
ウェア）をＲＡＭで実行させる場合の電源投入と単なる
システムイニシャライズとをチェックサムにより又はＲ
ＡＭ内の予め定められた特定パターンにより判別して、
通常のシステムイニシャライズの際はダウンラインロー
ディング及びすｐケージ璽ン動作を行なわないようにし
たもので、これにより無駄な処理動作を省いてシステム
動作を効率良く高速に実行できるようにしたものである
。
ウェア）をＲＡＭで実行させる場合の電源投入と単なる
システムイニシャライズとをチェックサムにより又はＲ
ＡＭ内の予め定められた特定パターンにより判別して、
通常のシステムイニシャライズの際はダウンラインロー
ディング及びすｐケージ璽ン動作を行なわないようにし
たもので、これにより無駄な処理動作を省いてシステム
動作を効率良く高速に実行できるようにしたものである
。
以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例に係るハードウェア構成を示
すブロック図である。図中、１は電子計算機等のＣＰＵ
、２はＣＰＵ １の主メモリである。３はコミエニケー
シ田ンコントローラ又ハエ沖コントローラ等のコントロ
ーフ （ＣＮＴ ）、４はコントローラ３０マイクロコ
ンピユータ（μｍｐ）である。５はマイクロコンピータ
４のＰＲＯＭ、 ６はマイクロコンピュータ４のＲＡＭ
である。７はＣＰＵ １とマイクロコンビ二一タ４との
間の制御回路（ＩＮＴ）、８は制御回路７内に設げられ
たダウンラインローディング要求フ゛ラグＣ）である。
すブロック図である。図中、１は電子計算機等のＣＰＵ
、２はＣＰＵ １の主メモリである。３はコミエニケー
シ田ンコントローラ又ハエ沖コントローラ等のコントロ
ーフ （ＣＮＴ ）、４はコントローラ３０マイクロコ
ンピユータ（μｍｐ）である。５はマイクロコンピータ
４のＰＲＯＭ、 ６はマイクロコンピュータ４のＲＡＭ
である。７はＣＰＵ １とマイクロコンビ二一タ４との
間の制御回路（ＩＮＴ）、８は制御回路７内に設げられ
たダウンラインローディング要求フ゛ラグＣ）である。
９はマイクロコンピュータ４のパスである。
第２図はダウンラインローディング及びリロケーション
の概念図であり、（イ）はりロケーション動作系、（ロ
）はダウンラインローディング制御系である。
の概念図であり、（イ）はりロケーション動作系、（ロ
）はダウンラインローディング制御系である。
第３図はＲＡＭ ６の配置を示したマツプであり、ＣＨ
８は特定番地に記憶されたチェラグサム（又は特定のド
ツトΔターン）である。
８は特定番地に記憶されたチェラグサム（又は特定のド
ツトΔターン）である。
第４図及び第５図はそれぞれダウンラインｐ−ディング
又はりロケーション動作をするか否かの判断処理ステッ
プを示すフ四−チヤードであり、第４図はチェックサム
による判断フロー、第５図は特定ドツトマークによる判
断フローである。
又はりロケーション動作をするか否かの判断処理ステッ
プを示すフ四−チヤードであり、第４図はチェックサム
による判断フロー、第５図は特定ドツトマークによる判
断フローである。
ここで、第１図乃至第４図を参照して一実施例の動作を
説明する。コントローラ３の電源が投入されるとマイク
四コンピーータ４はＦＲＯＭ５の電源投入開始番地をア
クセスして、ＦＲＯＭエリアからのファームウェアが実
行される。
説明する。コントローラ３の電源が投入されるとマイク
四コンピーータ４はＦＲＯＭ５の電源投入開始番地をア
クセスして、ＦＲＯＭエリアからのファームウェアが実
行される。
ＦＲＯＭ ５のファームウェアは定められたＲＡＭ６の
エリアのチェックサムを計算し、チェックサムを比較し
て、エラーであれば、ＲＡＭ６の中には正常にファーム
ウェアが入っていないと判断し、Ｃ’ＰＵ ｚからダウ
ンラインローディングしてもらうためのダウンラインロ
ーディング要求フラグ８をパスタを介してセットする。
エリアのチェックサムを計算し、チェックサムを比較し
て、エラーであれば、ＲＡＭ６の中には正常にファーム
ウェアが入っていないと判断し、Ｃ’ＰＵ ｚからダウ
ンラインローディングしてもらうためのダウンラインロ
ーディング要求フラグ８をパスタを介してセットする。
ＣＰＵ １はこのフラグ８を検出してダウンラインロー
ディングを開始し、予め用意された主メモリ２内のファ
ームウェアをコントｐ−２３へ送出する。コントローラ
３は、第２図に示すように、ＣＰＵ１より受は取ったフ
ァームウェアをＲＡＭ ６へ順次収納する。ファームウ
ェアの最後に第３図に示すチェックサム（ＣＨ８）が書
き込まれ、ダウンラインｐ−ディング動作が終了する。
ディングを開始し、予め用意された主メモリ２内のファ
ームウェアをコントｐ−２３へ送出する。コントローラ
３は、第２図に示すように、ＣＰＵ１より受は取ったフ
ァームウェアをＲＡＭ ６へ順次収納する。ファームウ
ェアの最後に第３図に示すチェックサム（ＣＨ８）が書
き込まれ、ダウンラインｐ−ディング動作が終了する。
そして、マ≧りｐコンピュータ４のグ四グラムーントロ
−ルはＦＲＯＭ ５の部分からＲＡＭ ６０部分へ渡さ
れ、ＲＡＭ ６のファームウェアで目的の動作が開始さ
れる。
−ルはＦＲＯＭ ５の部分からＲＡＭ ６０部分へ渡さ
れ、ＲＡＭ ６のファームウェアで目的の動作が開始さ
れる。
次に、一度、ダウンラインローディングされた後、電源
が落されることなく、システムイニシャライズがかけら
れた場合、やはり電源投入と同じ開始番地をアクセスし
て、ＦＲＯＭエリアからファームウェアが実行される。
が落されることなく、システムイニシャライズがかけら
れた場合、やはり電源投入と同じ開始番地をアクセスし
て、ＦＲＯＭエリアからファームウェアが実行される。
この際はＲＡＭ ６のエリアのチェックサムを計算した
時にはＲＡＭ ６の内容が壊されずそのまま収納されて
いるので、チェックサムエラーとならない為に、ダウン
ラインローディングの必要がないと判断し、ＲＡＭ６へ
ノーグラムコントロールを渡すだけで良いことになる。
時にはＲＡＭ ６の内容が壊されずそのまま収納されて
いるので、チェックサムエラーとならない為に、ダウン
ラインローディングの必要がないと判断し、ＲＡＭ６へ
ノーグラムコントロールを渡すだけで良いことになる。
又、他の実施例として、リロケーションの場合に
ついて説明する。この際は第４図に示すフローチャート
のダウンラインローディングをそのままリロケーション
動作に置き換え、ダウンラインローディング要求７ラグ
８の意味をリロケーションを意味するレディフラグとす
れば、［Ｗ 投入時ＰＲＯＭ ｓ Ｊｃ用意されたファ
ームウェアはＲＡＭ ｅエリアのチェックサムを計算し
比較すると、エラーとなる為、ＦＲＯＭ５自身のファー
ムウェアを第２図に示したようＫ ＲＡＭ ６へりロケ
ーシ曹ンしてチェックサムを書き込み、パス９を通して
レディフラグ８をセットした後、ＲＡＭ６エリアへプロ
グラムコントロールを渡す。これにより、ＲＡＭ６のフ
ァームウェアで目的）動作が開始される。
ついて説明する。この際は第４図に示すフローチャート
のダウンラインローディングをそのままリロケーション
動作に置き換え、ダウンラインローディング要求７ラグ
８の意味をリロケーションを意味するレディフラグとす
れば、［Ｗ 投入時ＰＲＯＭ ｓ Ｊｃ用意されたファ
ームウェアはＲＡＭ ｅエリアのチェックサムを計算し
比較すると、エラーとなる為、ＦＲＯＭ５自身のファー
ムウェアを第２図に示したようＫ ＲＡＭ ６へりロケ
ーシ曹ンしてチェックサムを書き込み、パス９を通して
レディフラグ８をセットした後、ＲＡＭ６エリアへプロ
グラムコントロールを渡す。これにより、ＲＡＭ６のフ
ァームウェアで目的）動作が開始される。
この後、システムイニシャライズががけられた場合、電
源投入時と同じ開始番地をアクセスして、ＦＲＯＭエリ
アからのファームウェアが実行される。ダウンツインロ
ーディングの時ト同様にチェックサムを計算し比較する
と、エラーとならないため、リロケーションの必要がな
いと判断し、ＲＡＭ６へプログラムコント四−ルを渡す
だけで良いことになる。
源投入時と同じ開始番地をアクセスして、ＦＲＯＭエリ
アからのファームウェアが実行される。ダウンツインロ
ーディングの時ト同様にチェックサムを計算し比較する
と、エラーとならないため、リロケーションの必要がな
いと判断し、ＲＡＭ６へプログラムコント四−ルを渡す
だけで良いことになる。
又、第５図に示したようにチェックサムの代りに予め定
められたドツトパターンを用いてＲＡＭ内にファームウ
ェアが存在するか否か判断して、ダウンラインローディ
ング又は、リロケーションを行なう手段もある。この手
段による動作を説明すると、電源投入によるダウンライ
ンｐ−ディング又はリロケーション完了後ドツトパター
ンをＲＡＭ ６の定められた部分（特定番地）へ書き込
んでおく。システムイニシャライズでは、このドラトノ
臂ターンがそのま、ま存在することによってＲＡＭ ６
エリアの７アームウエアが存在していると判断し、ＲＡ
Ｍ６のファームウェアへプログラムコントロールを渡し
、′目的の動作が開始されるようにしたものである。上
記した第５図の手段では必ずしもドツト−ターンによら
ずともよいものであるが、電源断／電源投入によって不
定となるＲＡＭの内容のうち、なるべく確率の低いパタ
ーンを選択する必要がある。
められたドツトパターンを用いてＲＡＭ内にファームウ
ェアが存在するか否か判断して、ダウンラインローディ
ング又は、リロケーションを行なう手段もある。この手
段による動作を説明すると、電源投入によるダウンライ
ンｐ−ディング又はリロケーション完了後ドツトパター
ンをＲＡＭ ６の定められた部分（特定番地）へ書き込
んでおく。システムイニシャライズでは、このドラトノ
臂ターンがそのま、ま存在することによってＲＡＭ ６
エリアの７アームウエアが存在していると判断し、ＲＡ
Ｍ６のファームウェアへプログラムコントロールを渡し
、′目的の動作が開始されるようにしたものである。上
記した第５図の手段では必ずしもドツト−ターンによら
ずともよいものであるが、電源断／電源投入によって不
定となるＲＡＭの内容のうち、なるべく確率の低いパタ
ーンを選択する必要がある。
上述したようなフラグ判断処理機能をもたせることによ
り、電源投入と単なるシステムイニシャライズとの判別
が簡単な構成で実現できる。
り、電源投入と単なるシステムイニシャライズとの判別
が簡単な構成で実現できる。
これによって、システムイエシャ２イズ時に、末皿すＦ
Ａ” ｆｊソ→ノソは一孕１１７〃マｌ中１１ηに一
シ璽ン動作が回避され、システム全体の処理効率が向上
し、処理が高速化される。
Ａ” ｆｊソ→ノソは一孕１１７〃マｌ中１１ηに一
シ璽ン動作が回避され、システム全体の処理効率が向上
し、処理が高速化される。
以上詳記したように本発明のマイクログログラムローデ
ィング方式によれば、マイクロコンピュータのマイクロ
プログラム（ファームウェア）をＲＡＭで実行させる場
合の電源投入と単なるシステムイニシャライズをチェッ
クサムにより又はＲＡＭ内の予め、定められた特定パタ
ーンにより判別して、通常のシステムイニシャライズの
際はダウンラインローディング及びリロケーション動作
を行なわないようにしたことにより、無駄な処理動作を
省き、システム動作を効率良く高速に実行できる。
ィング方式によれば、マイクロコンピュータのマイクロ
プログラム（ファームウェア）をＲＡＭで実行させる場
合の電源投入と単なるシステムイニシャライズをチェッ
クサムにより又はＲＡＭ内の予め、定められた特定パタ
ーンにより判別して、通常のシステムイニシャライズの
際はダウンラインローディング及びリロケーション動作
を行なわないようにしたことにより、無駄な処理動作を
省き、システム動作を効率良く高速に実行できる。
第１図は本発明における一実施例の構成を示すブロック
図、第２図乃至第４図はそれぞれ上記実施例の動作を説
明するためのもので、第２図はダウンラインローディン
グ及びリロケーションの鰐今１Ｌ 竺ｑＦＳけＲＡＭの
１畳悔虐Ｍ 笛２図はダウンラインローディング又はリ
ロケーション動作の実行可否判断処理フローを示すフロ
ーチャート、第５図は他の実施例に於けるダウンライン
ローディング又はリロケーション動作の実行可否判断処
理フローを示すフローチャートである。 １・・・ＣＰＵ、２・・・主メモリ、３・・・コントロ
ーラ（ＣＮＴ ）、４・・・マイク四コンビ具−タ（μ
ｍＰ）、５・・・ＰＲＯＭ、 ６・・・誠、７・・・制
御回路（ＩＮＴ ）、８・・・ダウンラインローディン
グ要求フラグＣ）、９・・・ハス、ＣＨ８・・・チェッ
クサム。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図 第５図
図、第２図乃至第４図はそれぞれ上記実施例の動作を説
明するためのもので、第２図はダウンラインローディン
グ及びリロケーションの鰐今１Ｌ 竺ｑＦＳけＲＡＭの
１畳悔虐Ｍ 笛２図はダウンラインローディング又はリ
ロケーション動作の実行可否判断処理フローを示すフロ
ーチャート、第５図は他の実施例に於けるダウンライン
ローディング又はリロケーション動作の実行可否判断処
理フローを示すフローチャートである。 １・・・ＣＰＵ、２・・・主メモリ、３・・・コントロ
ーラ（ＣＮＴ ）、４・・・マイク四コンビ具−タ（μ
ｍＰ）、５・・・ＰＲＯＭ、 ６・・・誠、７・・・制
御回路（ＩＮＴ ）、８・・・ダウンラインローディン
グ要求フラグＣ）、９・・・ハス、ＣＨ８・・・チェッ
クサム。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図 第５図
Claims (1)
- マイクロプログラムを内部のＲＡＭにロードし、該ＲＡ
Ｍに格納されたマイクロプログラムにより処理を実行す
るマイクロコンピュータに於いて、前記ＲＡＭの特定番
地におかれた情報をもとに、電源投入時及びシステムイ
ニシャライズ時に於ける前記マイクロプログラムのダウ
ンラインローディング、又はリロケーションの実行可否
を判断する手段を設けたことを特徴とするマイクロプロ
グラムローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16056884A JPS6139132A (ja) | 1984-07-31 | 1984-07-31 | マイクロプログラムロ−デイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16056884A JPS6139132A (ja) | 1984-07-31 | 1984-07-31 | マイクロプログラムロ−デイング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139132A true JPS6139132A (ja) | 1986-02-25 |
Family
ID=15717785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16056884A Pending JPS6139132A (ja) | 1984-07-31 | 1984-07-31 | マイクロプログラムロ−デイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241331A (ja) * | 1988-03-22 | 1989-09-26 | Kuroda Precision Ind Ltd | ステッピングモータの鉄心製造方法と装置 |
| JPH04286045A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | データ端末装置のデータ要求方式 |
-
1984
- 1984-07-31 JP JP16056884A patent/JPS6139132A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241331A (ja) * | 1988-03-22 | 1989-09-26 | Kuroda Precision Ind Ltd | ステッピングモータの鉄心製造方法と装置 |
| JP2613786B2 (ja) * | 1988-03-22 | 1997-05-28 | 黒田精工株式会社 | ステッピングモータの鉄心製造方法と装置 |
| JPH04286045A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | データ端末装置のデータ要求方式 |
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