JPH0553787A - プログラム変更方式 - Google Patents
プログラム変更方式Info
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- JPH0553787A JPH0553787A JP3236904A JP23690491A JPH0553787A JP H0553787 A JPH0553787 A JP H0553787A JP 3236904 A JP3236904 A JP 3236904A JP 23690491 A JP23690491 A JP 23690491A JP H0553787 A JPH0553787 A JP H0553787A
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- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 7
- 101150046378 RAM1 gene Proteins 0.000 abstract description 7
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract description 7
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 abstract description 4
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 abstract description 4
- 230000002457 bidirectional effect Effects 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 従来に比べ簡単な手順により、外部から与え
られるプログラムデータを、複数のＣＰＵに対して振り
分け、プログラムを変更すること。 【構成】 外部からのプログラムデータはＣＰＵ１（１
０１）に与えられ、制御信号を出力することによりＣＰ
Ｕ２（１０２）のＲＡＭ３，４（１０４，１０３）に対
する制御を解放させ、その間にデコーダ（１１４）によ
り指定して、ＣＰＵ１によりＲＡＭ３，４（１０４，１
０３）のデータを変更する。また、同様にＲＡＭ１，２
（１０６，１０５）もデコーダ（１１４）により指定さ
れ、ＣＰＵ１側のＲＡＭ１，２（１０６，１０５）も変
更する。変更終了後、ＲＡＭ３，４（１０４，１０３）
はＣＰＵ２（１０２）に返還され、ＣＰＵ２は再スター
トし変更されたプログラムにより実行が開始される。
られるプログラムデータを、複数のＣＰＵに対して振り
分け、プログラムを変更すること。 【構成】 外部からのプログラムデータはＣＰＵ１（１
０１）に与えられ、制御信号を出力することによりＣＰ
Ｕ２（１０２）のＲＡＭ３，４（１０４，１０３）に対
する制御を解放させ、その間にデコーダ（１１４）によ
り指定して、ＣＰＵ１によりＲＡＭ３，４（１０４，１
０３）のデータを変更する。また、同様にＲＡＭ１，２
（１０６，１０５）もデコーダ（１１４）により指定さ
れ、ＣＰＵ１側のＲＡＭ１，２（１０６，１０５）も変
更する。変更終了後、ＲＡＭ３，４（１０４，１０３）
はＣＰＵ２（１０２）に返還され、ＣＰＵ２は再スター
トし変更されたプログラムにより実行が開始される。
Description
【０００１】
【産業上の利用分野】本発明は複数ＣＰＵのプログラム
変更方式に関する。
変更方式に関する。
【０００２】
【従来の技術】従来、パッケージ内の複数ＣＰＵに対し
て外部からプログラムデータをダウンロードする場合、
例えば図４に示す様に、２つのＣＰＵはデュアルポート
メモリＲＡＭ１（２０３）の様にＣＰＵ間でデータの交
換ができる手段を持ち、外部から入力端子（２０６）に
与えられるプログラムデータをＣＰＵ１（２０１）が受
信し、ＲＡＭ２（２０４）に蓄えられたＣＰＵ１（２０
１）自身のプログラムを変更すると共に、デュアルポー
トメモリＲＡＭ１（２０３）を用いてＣＰＵ２に対して
外部からのプログラムデータを引き渡し、ＣＰＵ２（２
０２）はデュアルポートメモリＲＡＭ１（２０３）から
読み出すプログラムデータを基にＲＡＭ３（２０５）に
蓄えられたＣＰＵ２（２０２）自身のプログラムを変更
を行っていた。
て外部からプログラムデータをダウンロードする場合、
例えば図４に示す様に、２つのＣＰＵはデュアルポート
メモリＲＡＭ１（２０３）の様にＣＰＵ間でデータの交
換ができる手段を持ち、外部から入力端子（２０６）に
与えられるプログラムデータをＣＰＵ１（２０１）が受
信し、ＲＡＭ２（２０４）に蓄えられたＣＰＵ１（２０
１）自身のプログラムを変更すると共に、デュアルポー
トメモリＲＡＭ１（２０３）を用いてＣＰＵ２に対して
外部からのプログラムデータを引き渡し、ＣＰＵ２（２
０２）はデュアルポートメモリＲＡＭ１（２０３）から
読み出すプログラムデータを基にＲＡＭ３（２０５）に
蓄えられたＣＰＵ２（２０２）自身のプログラムを変更
を行っていた。
【０００３】
【発明が解決しようとする課題】しかし、上述したプロ
グラム変更方式では、ＣＰＵ１（２０１）は外部からの
プログラムデータを引き取り、ＣＰＵ１（２０１）自身
のプログラムを変更する手段を必要とするだけでなく、
ＣＰＵ２（２０２）に引き渡す為の手段も必要であり、
さらにＣＰＵ２（２０２）もＣＰＵ１（２０１）からデ
ータを引き取る手段を必要とする。従って、外部からの
プログラムデータを各ＣＰＵに引き渡すためには、幾つ
もの手段を必要としていた。
グラム変更方式では、ＣＰＵ１（２０１）は外部からの
プログラムデータを引き取り、ＣＰＵ１（２０１）自身
のプログラムを変更する手段を必要とするだけでなく、
ＣＰＵ２（２０２）に引き渡す為の手段も必要であり、
さらにＣＰＵ２（２０２）もＣＰＵ１（２０１）からデ
ータを引き取る手段を必要とする。従って、外部からの
プログラムデータを各ＣＰＵに引き渡すためには、幾つ
もの手段を必要としていた。
【０００４】
【課題を解決するための手段】本発明の外部から与えら
れるデータにより、同一パッケージ内の複数のＣＰＵに
対するプログラム変更方式は、外部から与えられるプロ
グラムデータを収集し、プログラムデータ収集時に収集
中を示す制御信号と、プログラムの格納領域を示す選択
信号を出力するＣＰＵと、変更可能な記憶手段にプログ
ラムを持ち、前記ＣＰＵのプログラムデータ収集中を示
す制御信号により、前記変更可能な記憶手段に対する制
御バスを解放し、解放終了後、プログラムを再起動する
複数のＣＰＵと、前記ＣＰＵのプログラムの格納領域を
示す選択信号により、前記変更可能な記憶手段に対する
領域を選択する信号を出力するデコーダと、前記ＣＰＵ
の記憶手段制御信号を、前記プログラムデータ収集中を
示す制御信号により、前記変更可能な記憶手段に対して
接続、解放を行うバッファを備えている。
れるデータにより、同一パッケージ内の複数のＣＰＵに
対するプログラム変更方式は、外部から与えられるプロ
グラムデータを収集し、プログラムデータ収集時に収集
中を示す制御信号と、プログラムの格納領域を示す選択
信号を出力するＣＰＵと、変更可能な記憶手段にプログ
ラムを持ち、前記ＣＰＵのプログラムデータ収集中を示
す制御信号により、前記変更可能な記憶手段に対する制
御バスを解放し、解放終了後、プログラムを再起動する
複数のＣＰＵと、前記ＣＰＵのプログラムの格納領域を
示す選択信号により、前記変更可能な記憶手段に対する
領域を選択する信号を出力するデコーダと、前記ＣＰＵ
の記憶手段制御信号を、前記プログラムデータ収集中を
示す制御信号により、前記変更可能な記憶手段に対して
接続、解放を行うバッファを備えている。
【０００５】
【実施例】次に本発明の実施例によって説明する。
【０００６】図１を参照して、本発明に用いられるプロ
グラム変更方式は２個のＣＰＵ１，２（１０１，１０
２）と、４個のＲＡＭ１，２，３，４（１０６，１０
５，１０４，１０３）と、５個のＯＲ回路（１０７，１
０８，１０９，１１０，１１１）と、出力を解放するこ
とができるバッファ回路（１１２）と、双方向バッファ
（１１３）と、デコーダ（１１４）とを備えている。
グラム変更方式は２個のＣＰＵ１，２（１０１，１０
２）と、４個のＲＡＭ１，２，３，４（１０６，１０
５，１０４，１０３）と、５個のＯＲ回路（１０７，１
０８，１０９，１１０，１１１）と、出力を解放するこ
とができるバッファ回路（１１２）と、双方向バッファ
（１１３）と、デコーダ（１１４）とを備えている。
【０００７】外部からのデータ入力端子（１１５）はＣ
ＰＵ１（１０１）のデータ入力端子に接続され、ＣＰＵ
１（１０１）からの書込／読出制御信号とアドレス信
号、データ信号をＲＡＭ１（１０６），ＲＡＭ２（１０
５）に接続し、さらにデータ信号は双方向バッファ（１
１３）に接続し、書込／読出制御信号は双方向バッファ
（１１３）の方向制御入力と、バッファ（１１２）の入
力に接続し、アドレス信号はバッファ（１１２）に接続
し、ＣＰＵ１（１０１）からのＲＡＭ１（１０６），Ｒ
ＡＭ２（１０５）への選択信号ＣＳ２，ＣＳ１をＯＲ回
路（１１０，１１１）に接続し、ＯＲ回路（１１０，１
１１）の出力をＲＡＭ２（１０５），ＲＡＭ１（１０
６）への選択信号ＣＳにそれぞれ接続し、ＣＰＵ１（１
０１）からのバンク選択信号をデコーダ（１１４）の入
力に接続し、ＣＰＵ１（１０１）からの外部からのプロ
グラムデータ入力中を示す信号をバッファ回路（１１
２）のバッファ出力制御入力および、ＣＰＵ２（１０
２）のイネーブル信号に接続する。
ＰＵ１（１０１）のデータ入力端子に接続され、ＣＰＵ
１（１０１）からの書込／読出制御信号とアドレス信
号、データ信号をＲＡＭ１（１０６），ＲＡＭ２（１０
５）に接続し、さらにデータ信号は双方向バッファ（１
１３）に接続し、書込／読出制御信号は双方向バッファ
（１１３）の方向制御入力と、バッファ（１１２）の入
力に接続し、アドレス信号はバッファ（１１２）に接続
し、ＣＰＵ１（１０１）からのＲＡＭ１（１０６），Ｒ
ＡＭ２（１０５）への選択信号ＣＳ２，ＣＳ１をＯＲ回
路（１１０，１１１）に接続し、ＯＲ回路（１１０，１
１１）の出力をＲＡＭ２（１０５），ＲＡＭ１（１０
６）への選択信号ＣＳにそれぞれ接続し、ＣＰＵ１（１
０１）からのバンク選択信号をデコーダ（１１４）の入
力に接続し、ＣＰＵ１（１０１）からの外部からのプロ
グラムデータ入力中を示す信号をバッファ回路（１１
２）のバッファ出力制御入力および、ＣＰＵ２（１０
２）のイネーブル信号に接続する。
【０００８】ＣＰＵ２（１０２）からの書込／読出制御
信号とアドレス信号、データ信号をＲＡＭ３（１０
４），ＲＡＭ４（１０３）に接続し、さらにデータ信号
は双方向バッファ（１１３）に接続し、書込／読出制御
信号とアドレス信号はバッファ（１１２）の出力に接続
し、ＣＰＵ２（１０２）からのＲＡＭ４（１０３），Ｒ
ＡＭ３（１０４）への選択信号ＣＳ１，ＣＳ２をＯＲ回
路（１０７，１０８）に接続し、ＯＲ回路（１０７，１
０８）の出力をＲＡＭ４（１０３），ＲＡＭ３（１０
４）への選択信号ＣＳにそれぞれ接続し、デコーダ（１
１４）の出力を４つのＯＲ回路（１０７，１０８，１１
０，１１１）に接続し、さらにＯＲ回路（１０８）への
信号をＯＲ回路（１０９）にも接続し、ＯＲ回路（１０
９）の出力を双方向バッファ（１１３）のイネーブル信
号に接続した構成である。
信号とアドレス信号、データ信号をＲＡＭ３（１０
４），ＲＡＭ４（１０３）に接続し、さらにデータ信号
は双方向バッファ（１１３）に接続し、書込／読出制御
信号とアドレス信号はバッファ（１１２）の出力に接続
し、ＣＰＵ２（１０２）からのＲＡＭ４（１０３），Ｒ
ＡＭ３（１０４）への選択信号ＣＳ１，ＣＳ２をＯＲ回
路（１０７，１０８）に接続し、ＯＲ回路（１０７，１
０８）の出力をＲＡＭ４（１０３），ＲＡＭ３（１０
４）への選択信号ＣＳにそれぞれ接続し、デコーダ（１
１４）の出力を４つのＯＲ回路（１０７，１０８，１１
０，１１１）に接続し、さらにＯＲ回路（１０８）への
信号をＯＲ回路（１０９）にも接続し、ＯＲ回路（１０
９）の出力を双方向バッファ（１１３）のイネーブル信
号に接続した構成である。
【０００９】次に、この実施例の動作について図１、図
２、図３を用いて説明する。
２、図３を用いて説明する。
【００１０】ＣＰＵ１，２（１０１，１０２）が必要と
するプログラムは外部からのプログラムデータ入力端子
１１５を通してＣＰＵ１（１０１）に与えられる。外部
からのプログラムデータが入力されていない時は、図２
に示す様なメモリマップで動作している。
するプログラムは外部からのプログラムデータ入力端子
１１５を通してＣＰＵ１（１０１）に与えられる。外部
からのプログラムデータが入力されていない時は、図２
に示す様なメモリマップで動作している。
【００１１】ＣＰＵ１（１０１）は外部からプログラム
データが与えられると、プログラムデータ入力中を示す
制御信号を出力し、ＣＰＵ２（１０２）に制御を与え、
ＣＰＵ２（１０２）のＲＡＭ３，４（１０４，１０３）
に対する制御を解放させることにより、ＲＡＭ３，４
（１０４，１０３）の選択信号（ＣＳ）はＯＲ回路（１
０７，１０８）を通してデコーダ（１１４）からのデコ
ード信号により制御され、さらに書込／読出信号、アド
レス信号、ＤＡＴＡ信号はバッファ回路（１１２）及び
双方向バッファ（１１３）を通しＣＰＵ１（１０１）の
書込／読出信号、アドレス信号、ＤＡＴＡ信号により制
御可能となる。
データが与えられると、プログラムデータ入力中を示す
制御信号を出力し、ＣＰＵ２（１０２）に制御を与え、
ＣＰＵ２（１０２）のＲＡＭ３，４（１０４，１０３）
に対する制御を解放させることにより、ＲＡＭ３，４
（１０４，１０３）の選択信号（ＣＳ）はＯＲ回路（１
０７，１０８）を通してデコーダ（１１４）からのデコ
ード信号により制御され、さらに書込／読出信号、アド
レス信号、ＤＡＴＡ信号はバッファ回路（１１２）及び
双方向バッファ（１１３）を通しＣＰＵ１（１０１）の
書込／読出信号、アドレス信号、ＤＡＴＡ信号により制
御可能となる。
【００１２】また、ＣＰＵ１（１０１）の持つＲＡＭ
１，２（１０６，１０５）もデコーダ（１１４）からの
制御信号により制御可能となる。また、デコーダ（１１
４）はＣＰＵ１（１０１）からのバンク切替制御（ＳＥ
ＬＯＵＴ）に制御される。
１，２（１０６，１０５）もデコーダ（１１４）からの
制御信号により制御可能となる。また、デコーダ（１１
４）はＣＰＵ１（１０１）からのバンク切替制御（ＳＥ
ＬＯＵＴ）に制御される。
【００１３】従って、ＣＰＵ１（１０１）のアドレスマ
ップは図３に示すようにバンク指定によりＣＰＵ１（１
０１）のあるアドレス領域にＣＰＵ１のＲＡＭ１，２
（１０６，１０５）とＣＰＵ２のＲＡＭ３，４（１０
４，１０３）を割当てることが可能となる。この状態で
外部からのプログラムデータをバンク切替制御を実行し
ながら順次ＲＡＭ１〜ＲＡＭ４まで格納することができ
る。
ップは図３に示すようにバンク指定によりＣＰＵ１（１
０１）のあるアドレス領域にＣＰＵ１のＲＡＭ１，２
（１０６，１０５）とＣＰＵ２のＲＡＭ３，４（１０
４，１０３）を割当てることが可能となる。この状態で
外部からのプログラムデータをバンク切替制御を実行し
ながら順次ＲＡＭ１〜ＲＡＭ４まで格納することができ
る。
【００１４】プログラムデータが終了した時点で、ＣＰ
Ｕ１（１０１）はプログラムデータ入力中を示す制御信
号を解除し、ＣＰＵ２（１０２）との書込／読出信号、
アドレス信号、ＤＡＴＡ信号を切り放すことにより図２
に示すようなメモリマップに戻る。また、ＣＰＵ２（１
０２）はプログラムデータ入力中を示す制御信号が解除
されたことにより、ＲＡＭ３，４（１０４，１０３）の
変更済みのプログラムにより再スタートする。
Ｕ１（１０１）はプログラムデータ入力中を示す制御信
号を解除し、ＣＰＵ２（１０２）との書込／読出信号、
アドレス信号、ＤＡＴＡ信号を切り放すことにより図２
に示すようなメモリマップに戻る。また、ＣＰＵ２（１
０２）はプログラムデータ入力中を示す制御信号が解除
されたことにより、ＲＡＭ３，４（１０４，１０３）の
変更済みのプログラムにより再スタートする。
【００１５】
【発明の効果】以上の動作により、本発明は回路構成と
して論理素子を用い、従来の方式に比べ簡単な手順によ
り複数のＣＰＵのプログラムを変更することが可能とな
る。
して論理素子を用い、従来の方式に比べ簡単な手順によ
り複数のＣＰＵのプログラムを変更することが可能とな
る。
【図１】本発明に関わるプログラム変更方式の一実施例
を示す構成図。
を示す構成図。
【図２】通常時の図１に示すＣＰＵのメモリマップ。
【図３】外部から与えられるプログラムデータ読み込み
中のＣＰＵ１のメモリマップ。
中のＣＰＵ１のメモリマップ。
【図４】従来のプログラム変更方式の構成図。
１０１，１０２ ＣＰＵ １０３〜１０６ ＲＡＭ １０７〜１１１ ＯＲ回路 １１２ バッファ回路 １１３ 双方向バッファ回路 １１４ デコーダ １１５ プログラムデータ入力端子 ２０１，２０２ ＣＰＵ ２０３ デュアルポート・メモリ ２０４，２０５ ＲＡＭ ２０６ プログラムデータ入力端子
Claims (1)
- 【請求項１】 外部から与えられるプログラムデータに
より、同一パッケージ内の複数のＣＰＵに対するプログ
ラム変更方式に於いて、 外部から与えられるプログラムデータを収集し、プログ
ラムデータ収集時に収集中を示す制御信号と、プログラ
ムの格納領域を示す選択信号を出力するＣＰＵと、 変更可能な記憶手段にプログラムを持ち、前記ＣＰＵの
プログラムデータ収集中を示す制御信号により、前記変
更可能な記憶手段に対する制御バスを解放し、解放終了
後、プログラムを再起動する複数のＣＰＵと、 前記ＣＰＵのプログラムの格納領域を示す選択信号によ
り、前記変更可能な記憶手段に対する領域を選択する信
号を出力するデコーダと、 前記ＣＰＵが持つ、記憶手段に対する制御信号を、前記
プログラムデータ収集中を示す制御信号により、前記変
更可能な記憶手段の制御信号に接続、解放することがで
きるバッファを備えていることを特徴としたプログラム
変更方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03236904A JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
| CA002076779A CA2076779C (en) | 1991-08-26 | 1992-08-25 | Multiprocessor system with program change function |
| US07/935,198 US5333278A (en) | 1991-08-26 | 1992-08-26 | Multiprocessor system with program change function controlled by one processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03236904A JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553787A true JPH0553787A (ja) | 1993-03-05 |
| JP3092116B2 JP3092116B2 (ja) | 2000-09-25 |
Family
ID=17007480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03236904A Expired - Fee Related JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5333278A (ja) |
| JP (1) | JP3092116B2 (ja) |
| CA (1) | CA2076779C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017016454A (ja) * | 2015-07-02 | 2017-01-19 | セイコーエプソン株式会社 | ファームウェア書き換え方法およびプリンター |
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1991
- 1991-08-26 JP JP03236904A patent/JP3092116B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-25 CA CA002076779A patent/CA2076779C/en not_active Expired - Fee Related
- 1992-08-26 US US07/935,198 patent/US5333278A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180352A (ja) * | 1984-12-30 | 1986-08-13 | Fujitsu Ltd | プログラムダウンロ−ド方式 |
| JPS62174844A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | メモリ優先切替方式 |
| JPS63184155A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | マルチプロセツサシステムのダウンロ−ド方式 |
| JPS6438862A (en) * | 1987-08-05 | 1989-02-09 | Yaskawa Denki Seisakusho Kk | Program transfer system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017016454A (ja) * | 2015-07-02 | 2017-01-19 | セイコーエプソン株式会社 | ファームウェア書き換え方法およびプリンター |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2076779A1 (en) | 1993-02-27 |
| US5333278A (en) | 1994-07-26 |
| JP3092116B2 (ja) | 2000-09-25 |
| CA2076779C (en) | 1998-08-18 |
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