JP3092116B2 - プログラム変更方式 - Google Patents
プログラム変更方式Info
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- 230000002457 bidirectional effect Effects 0.000 description 7
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 4
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数ＣＰＵのプログラム
変更方式に関する。
変更方式に関する。
【０００２】
【従来の技術】従来、パッケージ内の複数ＣＰＵに対し
て外部からプログラムデータをダウンロードする場合、
例えば図４に示す様に、２つのＣＰＵはデュアルポート
メモリＲＡＭ１（２０３）の様にＣＰＵ間でデータの交
換ができる手段を持ち、外部から入力端子（２０６）に
与えられるプログラムデータをＣＰＵ１（２０１）が受
信し、ＲＡＭ２（２０４）に蓄えられたＣＰＵ１（２０
１）自身のプログラムを変更すると共に、デュアルポー
トメモリＲＡＭ１（２０３）を用いてＣＰＵ２に対して
外部からのプログラムデータを引き渡し、ＣＰＵ２（２
０２）はデュアルポートメモリＲＡＭ１（２０３）から
読み出すプログラムデータを基にＲＡＭ３（２０５）に
蓄えられたＣＰＵ２（２０２）自身のプログラムを変更
を行っていた。
て外部からプログラムデータをダウンロードする場合、
例えば図４に示す様に、２つのＣＰＵはデュアルポート
メモリＲＡＭ１（２０３）の様にＣＰＵ間でデータの交
換ができる手段を持ち、外部から入力端子（２０６）に
与えられるプログラムデータをＣＰＵ１（２０１）が受
信し、ＲＡＭ２（２０４）に蓄えられたＣＰＵ１（２０
１）自身のプログラムを変更すると共に、デュアルポー
トメモリＲＡＭ１（２０３）を用いてＣＰＵ２に対して
外部からのプログラムデータを引き渡し、ＣＰＵ２（２
０２）はデュアルポートメモリＲＡＭ１（２０３）から
読み出すプログラムデータを基にＲＡＭ３（２０５）に
蓄えられたＣＰＵ２（２０２）自身のプログラムを変更
を行っていた。
【０００３】
【発明が解決しようとする課題】しかし、上述したプロ
グラム変更方式では、ＣＰＵ１（２０１）は外部からの
プログラムデータを引き取り、ＣＰＵ１（２０１）自身
のプログラムを変更する手段を必要とするだけでなく、
ＣＰＵ２（２０２）に引き渡す為の手段も必要であり、
さらにＣＰＵ２（２０２）もＣＰＵ１（２０１）からデ
ータを引き取る手段を必要とする。従って、外部からの
プログラムデータを各ＣＰＵに引き渡すためには、幾つ
もの手段を必要としていた。
グラム変更方式では、ＣＰＵ１（２０１）は外部からの
プログラムデータを引き取り、ＣＰＵ１（２０１）自身
のプログラムを変更する手段を必要とするだけでなく、
ＣＰＵ２（２０２）に引き渡す為の手段も必要であり、
さらにＣＰＵ２（２０２）もＣＰＵ１（２０１）からデ
ータを引き取る手段を必要とする。従って、外部からの
プログラムデータを各ＣＰＵに引き渡すためには、幾つ
もの手段を必要としていた。
【０００４】
【課題を解決するための手段】本発明の外部から与えら
れるデータにより、同一パッケージ内の複数のＣＰＵに
対するプログラム変更方式は、外部から与えられるプロ
グラムデータを収集し、プログラムデータ収集時に収集
中を示す制御信号と、プログラムの格納領域を示す選択
信号を出力するＣＰＵと、変更可能な記憶手段にプログ
ラムを持ち、前記ＣＰＵのプログラムデータ収集中を示
す制御信号により、前記変更可能な記憶手段に対する制
御バスを解放し、解放終了後、プログラムを再起動する
複数のＣＰＵと、前記ＣＰＵのプログラムの格納領域を
示す選択信号により、前記変更可能な記憶手段に対する
領域を選択する信号を出力するデコーダと、前記ＣＰＵ
の記憶手段制御信号を、前記プログラムデータ収集中を
示す制御信号により、前記変更可能な記憶手段に対して
接続、解放を行うバッファを備えている。
れるデータにより、同一パッケージ内の複数のＣＰＵに
対するプログラム変更方式は、外部から与えられるプロ
グラムデータを収集し、プログラムデータ収集時に収集
中を示す制御信号と、プログラムの格納領域を示す選択
信号を出力するＣＰＵと、変更可能な記憶手段にプログ
ラムを持ち、前記ＣＰＵのプログラムデータ収集中を示
す制御信号により、前記変更可能な記憶手段に対する制
御バスを解放し、解放終了後、プログラムを再起動する
複数のＣＰＵと、前記ＣＰＵのプログラムの格納領域を
示す選択信号により、前記変更可能な記憶手段に対する
領域を選択する信号を出力するデコーダと、前記ＣＰＵ
の記憶手段制御信号を、前記プログラムデータ収集中を
示す制御信号により、前記変更可能な記憶手段に対して
接続、解放を行うバッファを備えている。
【０００５】
【実施例】次に本発明の実施例によって説明する。
【０００６】図１を参照して、本発明に用いられるプロ
グラム変更方式は２個のＣＰＵ１，２（１０１，１０
２）と、４個のＲＡＭ１，２，３，４（１０６，１０
５，１０４，１０３）と、５個のＯＲ回路（１０７，１
０８，１０９，１１０，１１１）と、出力を解放するこ
とができるバッファ回路（１１２）と、双方向バッファ
（１１３）と、デコーダ（１１４）とを備えている。
グラム変更方式は２個のＣＰＵ１，２（１０１，１０
２）と、４個のＲＡＭ１，２，３，４（１０６，１０
５，１０４，１０３）と、５個のＯＲ回路（１０７，１
０８，１０９，１１０，１１１）と、出力を解放するこ
とができるバッファ回路（１１２）と、双方向バッファ
（１１３）と、デコーダ（１１４）とを備えている。
【０００７】外部からのデータ入力端子（１１５）はＣ
ＰＵ１（１０１）のデータ入力端子に接続され、ＣＰＵ
１（１０１）からの書込／読出制御信号とアドレス信
号、データ信号をＲＡＭ１（１０６），ＲＡＭ２（１０
５）に接続し、さらにデータ信号は双方向バッファ（１
１３）に接続し、書込／読出制御信号は双方向バッファ
（１１３）の方向制御入力と、バッファ（１１２）の入
力に接続し、アドレス信号はバッファ（１１２）に接続
し、ＣＰＵ１（１０１）からのＲＡＭ１（１０６），Ｒ
ＡＭ２（１０５）への選択信号ＣＳ２，ＣＳ１をＯＲ回
路（１１０，１１１）に接続し、ＯＲ回路（１１０，１
１１）の出力をＲＡＭ２（１０５），ＲＡＭ１（１０
６）への選択信号ＣＳにそれぞれ接続し、ＣＰＵ１（１
０１）からのバンク選択信号をデコーダ（１１４）の入
力に接続し、ＣＰＵ１（１０１）からの外部からのプロ
グラムデータ入力中を示す信号をバッファ回路（１１
２）のバッファ出力制御入力および、ＣＰＵ２（１０
２）のイネーブル信号に接続する。
ＰＵ１（１０１）のデータ入力端子に接続され、ＣＰＵ
１（１０１）からの書込／読出制御信号とアドレス信
号、データ信号をＲＡＭ１（１０６），ＲＡＭ２（１０
５）に接続し、さらにデータ信号は双方向バッファ（１
１３）に接続し、書込／読出制御信号は双方向バッファ
（１１３）の方向制御入力と、バッファ（１１２）の入
力に接続し、アドレス信号はバッファ（１１２）に接続
し、ＣＰＵ１（１０１）からのＲＡＭ１（１０６），Ｒ
ＡＭ２（１０５）への選択信号ＣＳ２，ＣＳ１をＯＲ回
路（１１０，１１１）に接続し、ＯＲ回路（１１０，１
１１）の出力をＲＡＭ２（１０５），ＲＡＭ１（１０
６）への選択信号ＣＳにそれぞれ接続し、ＣＰＵ１（１
０１）からのバンク選択信号をデコーダ（１１４）の入
力に接続し、ＣＰＵ１（１０１）からの外部からのプロ
グラムデータ入力中を示す信号をバッファ回路（１１
２）のバッファ出力制御入力および、ＣＰＵ２（１０
２）のイネーブル信号に接続する。
【０００８】ＣＰＵ２（１０２）からの書込／読出制御
信号とアドレス信号、データ信号をＲＡＭ３（１０
４），ＲＡＭ４（１０３）に接続し、さらにデータ信号
は双方向バッファ（１１３）に接続し、書込／読出制御
信号とアドレス信号はバッファ（１１２）の出力に接続
し、ＣＰＵ２（１０２）からのＲＡＭ４（１０３），Ｒ
ＡＭ３（１０４）への選択信号ＣＳ１，ＣＳ２をＯＲ回
路（１０７，１０８）に接続し、ＯＲ回路（１０７，１
０８）の出力をＲＡＭ４（１０３），ＲＡＭ３（１０
４）への選択信号ＣＳにそれぞれ接続し、デコーダ（１
１４）の出力を４つのＯＲ回路（１０７，１０８，１１
０，１１１）に接続し、さらにＯＲ回路（１０８）への
信号をＯＲ回路（１０９）にも接続し、ＯＲ回路（１０
９）の出力を双方向バッファ（１１３）のイネーブル信
号に接続した構成である。
信号とアドレス信号、データ信号をＲＡＭ３（１０
４），ＲＡＭ４（１０３）に接続し、さらにデータ信号
は双方向バッファ（１１３）に接続し、書込／読出制御
信号とアドレス信号はバッファ（１１２）の出力に接続
し、ＣＰＵ２（１０２）からのＲＡＭ４（１０３），Ｒ
ＡＭ３（１０４）への選択信号ＣＳ１，ＣＳ２をＯＲ回
路（１０７，１０８）に接続し、ＯＲ回路（１０７，１
０８）の出力をＲＡＭ４（１０３），ＲＡＭ３（１０
４）への選択信号ＣＳにそれぞれ接続し、デコーダ（１
１４）の出力を４つのＯＲ回路（１０７，１０８，１１
０，１１１）に接続し、さらにＯＲ回路（１０８）への
信号をＯＲ回路（１０９）にも接続し、ＯＲ回路（１０
９）の出力を双方向バッファ（１１３）のイネーブル信
号に接続した構成である。
【０００９】次に、この実施例の動作について図１、図
２、図３を用いて説明する。
２、図３を用いて説明する。
【００１０】ＣＰＵ１，２（１０１，１０２）が必要と
するプログラムは外部からのプログラムデータ入力端子
１１５を通してＣＰＵ１（１０１）に与えられる。外部
からのプログラムデータが入力されていない時は、図２
に示す様なメモリマップで動作している。
するプログラムは外部からのプログラムデータ入力端子
１１５を通してＣＰＵ１（１０１）に与えられる。外部
からのプログラムデータが入力されていない時は、図２
に示す様なメモリマップで動作している。
【００１１】ＣＰＵ１（１０１）は外部からプログラム
データが与えられると、プログラムデータ入力中を示す
制御信号を出力し、ＣＰＵ２（１０２）に制御を与え、
ＣＰＵ２（１０２）のＲＡＭ３，４（１０４，１０３）
に対する制御を解放させることにより、ＲＡＭ３，４
（１０４，１０３）の選択信号（ＣＳ）はＯＲ回路（１
０７，１０８）を通してデコーダ（１１４）からのデコ
ード信号により制御され、さらに書込／読出信号、アド
レス信号、ＤＡＴＡ信号はバッファ回路（１１２）及び
双方向バッファ（１１３）を通しＣＰＵ１（１０１）の
書込／読出信号、アドレス信号、ＤＡＴＡ信号により制
御可能となる。
データが与えられると、プログラムデータ入力中を示す
制御信号を出力し、ＣＰＵ２（１０２）に制御を与え、
ＣＰＵ２（１０２）のＲＡＭ３，４（１０４，１０３）
に対する制御を解放させることにより、ＲＡＭ３，４
（１０４，１０３）の選択信号（ＣＳ）はＯＲ回路（１
０７，１０８）を通してデコーダ（１１４）からのデコ
ード信号により制御され、さらに書込／読出信号、アド
レス信号、ＤＡＴＡ信号はバッファ回路（１１２）及び
双方向バッファ（１１３）を通しＣＰＵ１（１０１）の
書込／読出信号、アドレス信号、ＤＡＴＡ信号により制
御可能となる。
【００１２】また、ＣＰＵ１（１０１）の持つＲＡＭ
１，２（１０６，１０５）もデコーダ（１１４）からの
制御信号により制御可能となる。また、デコーダ（１１
４）はＣＰＵ１（１０１）からのバンク切替制御（ＳＥ
ＬＯＵＴ）に制御される。
１，２（１０６，１０５）もデコーダ（１１４）からの
制御信号により制御可能となる。また、デコーダ（１１
４）はＣＰＵ１（１０１）からのバンク切替制御（ＳＥ
ＬＯＵＴ）に制御される。
【００１３】従って、ＣＰＵ１（１０１）のアドレスマ
ップは図３に示すようにバンク指定によりＣＰＵ１（１
０１）のあるアドレス領域にＣＰＵ１のＲＡＭ１，２
（１０６，１０５）とＣＰＵ２のＲＡＭ３，４（１０
４，１０３）を割当てることが可能となる。この状態で
外部からのプログラムデータをバンク切替制御を実行し
ながら順次ＲＡＭ１〜ＲＡＭ４まで格納することができ
る。
ップは図３に示すようにバンク指定によりＣＰＵ１（１
０１）のあるアドレス領域にＣＰＵ１のＲＡＭ１，２
（１０６，１０５）とＣＰＵ２のＲＡＭ３，４（１０
４，１０３）を割当てることが可能となる。この状態で
外部からのプログラムデータをバンク切替制御を実行し
ながら順次ＲＡＭ１〜ＲＡＭ４まで格納することができ
る。
【００１４】 プログラムデータが終了した時点で、Ｃ
ＰＵ１（１０１）はプログラムデータ入力中を示す制御
信号を解除し、ＣＰＵ２（１０２）との書込／読出信
号、アドレス信号、ＤＡＴＡ信号を切り放すことにより
図２に示すようなメモリマップに戻る。また、ＣＰＵ２
（１０２）はプログラムデータ入力中を示す制御信号が
解除されたことにより、ＲＡＭ３，４（１０４，１０
３）の変更済みのプログラムにより再スタートする。プ
ログラムデータが終了した時点とは、外部からプログラ
ムデータを供給する装置とＣＰＵ１（１０１）との間で
終了を示す所定のプロトコルが確立された時点である。
例えば、所定のバイト数のプログラムデータの供給が終
了した時点でプログラムデータの終了とするようにプロ
トコルを決めても良いし、所定の値のプログラムデータ
の供給があった時点でプログラムデータの終了とするよ
うにプロトコルを決めても良い。或いは、所定の値のプ
ログラムデータの所定のシーケンスの供給があった時点
でプログラムデータの終了とするようにプロトコルを決
めても良い。また、これらは、バンク切替にも応用する
ことが出来る。
ＰＵ１（１０１）はプログラムデータ入力中を示す制御
信号を解除し、ＣＰＵ２（１０２）との書込／読出信
号、アドレス信号、ＤＡＴＡ信号を切り放すことにより
図２に示すようなメモリマップに戻る。また、ＣＰＵ２
（１０２）はプログラムデータ入力中を示す制御信号が
解除されたことにより、ＲＡＭ３，４（１０４，１０
３）の変更済みのプログラムにより再スタートする。プ
ログラムデータが終了した時点とは、外部からプログラ
ムデータを供給する装置とＣＰＵ１（１０１）との間で
終了を示す所定のプロトコルが確立された時点である。
例えば、所定のバイト数のプログラムデータの供給が終
了した時点でプログラムデータの終了とするようにプロ
トコルを決めても良いし、所定の値のプログラムデータ
の供給があった時点でプログラムデータの終了とするよ
うにプロトコルを決めても良い。或いは、所定の値のプ
ログラムデータの所定のシーケンスの供給があった時点
でプログラムデータの終了とするようにプロトコルを決
めても良い。また、これらは、バンク切替にも応用する
ことが出来る。
【００１５】
【発明の効果】以上の動作により、本発明は回路構成と
して論理素子を用い、従来の方式に比べ簡単な手順によ
り複数のＣＰＵのプログラムを変更することが可能とな
る。
して論理素子を用い、従来の方式に比べ簡単な手順によ
り複数のＣＰＵのプログラムを変更することが可能とな
る。
【図１】本発明に関わるプログラム変更方式の一実施例
を示す構成図。
を示す構成図。
【図２】通常時の図１に示すＣＰＵのメモリマップ。
【図３】外部から与えられるプログラムデータ読み込み
中のＣＰＵ１のメモリマップ。
中のＣＰＵ１のメモリマップ。
【図４】従来のプログラム変更方式の構成図。
１０１，１０２ ＣＰＵ １０３〜１０６ ＲＡＭ １０７〜１１１ ＯＲ回路 １１２ バッファ回路 １１３ 双方向バッファ回路 １１４ デコーダ １１５ プログラムデータ入力端子 ２０１，２０２ ＣＰＵ ２０３ デュアルポート・メモリ ２０４，２０５ ＲＡＭ ２０６ プログラムデータ入力端子
Claims (2)
- 【請求項１】 第１のアドレスバスと第１のデータバス
と第１の書込読出信号線と第１のバンク切替信号とによ
り結合される第１のＣＰＵ及び第１のメモリバンク、並
びに、第２のアドレスバスと第２のデータバスと第２の
書込読出信号線と第２のバンク切替信号により結合され
る第２のＣＰＵ及び第２のメモリバンクを備えるコンピ
ュータシステムの第１のＣＰＵに入力されるプログラム
データを第１と第２のメモリバンクにロードするプログ
ラムダウンロード方式において、 前記第１のＣＰＵは、外部からプログラムデータが入力
されるとアクティブになる制御信号を出力する手段と、
外部からプログラムデータが入力されると前記第１のメ
モリバンクと前記第２のメモリバンクとを切り替えて選
択するための第３のバンク切替信号を出力する手段と、
外部からプログラムデータが入力されると該プログラム
データと該プログラムデータに対応するアドレスを各々
前記第１のデータバスと前記第１のアドレスバスに出力
する手段と、外部からプログラムデータが入力されると
前記第１の書込読出信号線に書込信号を出力する手段
と、を備え、 前記第２のＣＰＵは、前記制御信号を入力する手段と、
前記制御信号がアクティブであるときに前記第２のアド
レスバスと前記第２のデータバスと前記第２の書込読出
信号の制御を解放する手段とを備え、 更に、前記制御信号がアクティブであるときに前記第１
のアドレスバスと前記第１のデータバスと前記第１の書
込読出信号線とを各々前記第２のアドレスバスと前記第
２のデータバスと前記第２の書込読出信号線とに接続す
る手段と、 前記制御信号がアクティブであるときに前記第１のバン
ク切替信号を前記第３のバンク切替信号に切り換える手
段と、 前記制御信号がアクティブであるときに前記第２のバン
ク切替信号を前記第３のバンク切替信号に切り換える手
段と、 を備えることを特徴とするプログラムダウンロード方
式。 - 【請求項２】 請求項１に記載のプログラムダウンロー
ド方式において、前記第３のバンク切替信号はエンコー
ドされていて、更に、該エンコードされた第３のバンク
切替信号をデコードするデコーダを備えることを特徴と
するプログラムダウンロード方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03236904A JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
| CA002076779A CA2076779C (en) | 1991-08-26 | 1992-08-25 | Multiprocessor system with program change function |
| US07/935,198 US5333278A (en) | 1991-08-26 | 1992-08-26 | Multiprocessor system with program change function controlled by one processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03236904A JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553787A JPH0553787A (ja) | 1993-03-05 |
| JP3092116B2 true JP3092116B2 (ja) | 2000-09-25 |
Family
ID=17007480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03236904A Expired - Fee Related JP3092116B2 (ja) | 1991-08-26 | 1991-08-26 | プログラム変更方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5333278A (ja) |
| JP (1) | JP3092116B2 (ja) |
| CA (1) | CA2076779C (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| US6023758A (en) * | 1995-05-25 | 2000-02-08 | Matsushita Electric Industrial Co., Ltd. | Method and processor for changing program by replacing instruction stored in ROM with predetermined value to be interpreted as an instruction |
| US5867394A (en) * | 1996-03-01 | 1999-02-02 | The Standard Register Company | Document dispenser operational program downloading |
| JP6565389B2 (ja) * | 2015-07-02 | 2019-08-28 | セイコーエプソン株式会社 | プリンターのファームウェア書き換え方法およびプリンター |
| US10108567B2 (en) * | 2016-12-22 | 2018-10-23 | Integrated Device Technology, Inc. | Memory channel selection control |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-08-26 JP JP03236904A patent/JP3092116B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-25 CA CA002076779A patent/CA2076779C/en not_active Expired - Fee Related
- 1992-08-26 US US07/935,198 patent/US5333278A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180352A (ja) * | 1984-12-30 | 1986-08-13 | Fujitsu Ltd | プログラムダウンロ−ド方式 |
| JPS62174844A (ja) * | 1986-01-29 | 1987-07-31 | Hitachi Ltd | メモリ優先切替方式 |
| JPS63184155A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | マルチプロセツサシステムのダウンロ−ド方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553787A (ja) | 1993-03-05 |
| CA2076779C (en) | 1998-08-18 |
| CA2076779A1 (en) | 1993-02-27 |
| US5333278A (en) | 1994-07-26 |
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