JPS63184147A - チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステム - Google Patents
チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステムInfo
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- JPS63184147A JPS63184147A JP62239516A JP23951687A JPS63184147A JP S63184147 A JPS63184147 A JP S63184147A JP 62239516 A JP62239516 A JP 62239516A JP 23951687 A JP23951687 A JP 23951687A JP S63184147 A JPS63184147 A JP S63184147A
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- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
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- 238000006243 chemical reaction Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチャネル制御装置のイニシャライズ方法に関し
、特にチャネル制御装置に割当てられる主メモリ上の各
種の制御エリアのアドレスを自装置内に設定するチャネ
ル制御装置のイニシャライズ方法に関する。
、特にチャネル制御装置に割当てられる主メモリ上の各
種の制御エリアのアドレスを自装置内に設定するチャネ
ル制御装置のイニシャライズ方法に関する。
チャネル制御装置は、主メモリ上の複数の制御エリアを
使用して動作するために、イニシャライズの際に各制御
用エリアのアドレスをチャネル制御記憶内に設定する必
要がある。
使用して動作するために、イニシャライズの際に各制御
用エリアのアドレスをチャネル制御記憶内に設定する必
要がある。
この要請を満すため、従来のイニシャライズ技術は特開
昭５２−１３２６４６号公報を参照できる。この公報に
は、データ処理装置のファームウェア構成モジュールを
イニシャライズする方式が示されている。また、従来の
アドレス生成方式は特開昭５０−６９９４１号公報を参
照できる。
昭５２−１３２６４６号公報を参照できる。この公報に
は、データ処理装置のファームウェア構成モジュールを
イニシャライズする方式が示されている。また、従来の
アドレス生成方式は特開昭５０−６９９４１号公報を参
照できる。
この公報には、仮想記憶方式または、ページング方式に
おいて入出力チャネルプログラムを変換する装置が示さ
れている。
おいて入出力チャネルプログラムを変換する装置が示さ
れている。
しかしながら、従来の上述のイニシャライズ技術とアド
レス生成技術とを組合せて、上述の要請を満たそうとす
ると、仮想記憶方式やページモード方式のため、アドレ
ス変換が複雑になり、従ってイニシャライズ時間が長く
なるという欠点がある。また、マイクロプログラムのス
テップ数も増大し、ハードウェア量も多くなるという欠
点もある。その上、チャネル制御装置が制御エリアとし
て使用できるメモリ容量は大きくなく、仮想記憶方式や
ページング方式を採用してアドレス設定する必要もない
。
レス生成技術とを組合せて、上述の要請を満たそうとす
ると、仮想記憶方式やページモード方式のため、アドレ
ス変換が複雑になり、従ってイニシャライズ時間が長く
なるという欠点がある。また、マイクロプログラムのス
テップ数も増大し、ハードウェア量も多くなるという欠
点もある。その上、チャネル制御装置が制御エリアとし
て使用できるメモリ容量は大きくなく、仮想記憶方式や
ページング方式を採用してアドレス設定する必要もない
。
本発明の目的は上述の欠点を除去するようにしたチャネ
ル制御装置のイニシャライズ方法を提供することにある
。
ル制御装置のイニシャライズ方法を提供することにある
。
本発明の一側面に従ったチャネル制御装置のイニシャラ
イズ方法は、複数のチャネル制御装置を有する情報処理
システムにおける、各チャネル制御装置に割当てられる
主メモリ上の複数の制御エリアのアドレスを前記各チャ
ネル制御装置内に設定する方法であって、 前記主メモリ上に、各制御エリアについて、制御エリア
が割当てられている主メモリ上のエリアのアドレス、該
制御エリアの幅の大きさ、前記主メモリ上のアドレスと
の距離、およびイニシャライズ終了指示データを表す制
御データを予め格納するためのステップと、 前記各チャネル制御装置は、 イニシャライズ時に前記制御データを前記主メモリから
順次読出すステップと、 このステップで読出された前記制御データ、および予め
定められた自装置の番号を示す装置番号の所定の演算を
行なう演算ステップと、この演算ステップでの演算結果
にもとづいて自装置への割当アドレスを設定するステッ
プと、このステップで設定された所定の割当アドレスに
基づいて終了指示データを読出すステップとを含む。
イズ方法は、複数のチャネル制御装置を有する情報処理
システムにおける、各チャネル制御装置に割当てられる
主メモリ上の複数の制御エリアのアドレスを前記各チャ
ネル制御装置内に設定する方法であって、 前記主メモリ上に、各制御エリアについて、制御エリア
が割当てられている主メモリ上のエリアのアドレス、該
制御エリアの幅の大きさ、前記主メモリ上のアドレスと
の距離、およびイニシャライズ終了指示データを表す制
御データを予め格納するためのステップと、 前記各チャネル制御装置は、 イニシャライズ時に前記制御データを前記主メモリから
順次読出すステップと、 このステップで読出された前記制御データ、および予め
定められた自装置の番号を示す装置番号の所定の演算を
行なう演算ステップと、この演算ステップでの演算結果
にもとづいて自装置への割当アドレスを設定するステッ
プと、このステップで設定された所定の割当アドレスに
基づいて終了指示データを読出すステップとを含む。
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図を参照すると、本発明の一実施例は、主メモリ１
０と、この主メモリ１０に接続されたチャネル制御装置
２０とを含む。チャネル制御装置２０は主メモリ１０か
ら線２を介して読み出された２ワードの制御データを格
納するレジスタ２１と、装置番号データを保持し演算器
２２に与える装置番号レジスタ２７と、前記レジスタ２
１からのデータお、よびこの装置番号レジスタ２７から
のデータを入力し演算を行う演算器２２と、この演算器
２２による演算結果を保持するレジスタ２３と、前記レ
ジスタ２３に設定された割り当てアドレスを格納する補
助メモリ２４と、前記補助メモリ２４の格納アドレスを
セットするアドレスレジスタ２９と、前記レジスタ２１
のデータの中から終了指示データ「オール１」を検出す
るためのオール１チェック回路２５と、前記オール１チ
ェック回路２５のオール１検出信号に応答してセットさ
れるフリップフロップ２６と、線１を介して与えられる
アドレス通知信号により初期値を設定し、主メモリ１０
の制御データのアドレスを保持し、２ワード毎に更新さ
れるアドレスレジスタ２８と、チャネル制御装置２０の
イニシャライズを制御するマイクロプログラムを格納し
ている制御記憶３１と、線３を介して与えられる開始信
号に応答して初期化され、前記制御記憶３１の読み出し
アドレスをセットするアドレスレジスタ３０と、前記制
御記憶３１から読み出しされたマイクロプログラムを保
持するコマンドレジスタ３２とを含んでいる。
０と、この主メモリ１０に接続されたチャネル制御装置
２０とを含む。チャネル制御装置２０は主メモリ１０か
ら線２を介して読み出された２ワードの制御データを格
納するレジスタ２１と、装置番号データを保持し演算器
２２に与える装置番号レジスタ２７と、前記レジスタ２
１からのデータお、よびこの装置番号レジスタ２７から
のデータを入力し演算を行う演算器２２と、この演算器
２２による演算結果を保持するレジスタ２３と、前記レ
ジスタ２３に設定された割り当てアドレスを格納する補
助メモリ２４と、前記補助メモリ２４の格納アドレスを
セットするアドレスレジスタ２９と、前記レジスタ２１
のデータの中から終了指示データ「オール１」を検出す
るためのオール１チェック回路２５と、前記オール１チ
ェック回路２５のオール１検出信号に応答してセットさ
れるフリップフロップ２６と、線１を介して与えられる
アドレス通知信号により初期値を設定し、主メモリ１０
の制御データのアドレスを保持し、２ワード毎に更新さ
れるアドレスレジスタ２８と、チャネル制御装置２０の
イニシャライズを制御するマイクロプログラムを格納し
ている制御記憶３１と、線３を介して与えられる開始信
号に応答して初期化され、前記制御記憶３１の読み出し
アドレスをセットするアドレスレジスタ３０と、前記制
御記憶３１から読み出しされたマイクロプログラムを保
持するコマンドレジスタ３２とを含んでいる。
次に、第２図を参照すると、主メモリ１０上には、メモ
リアクセスエラーログエリア（以下ＭＣにログエリアと
記述する）と、チャネルエラーログエリア（以下ＣＣＫ
ログエリアと記述する）の２つのログエリアと、タイマ
値エリアと、通信エリアと割込エリアの５種類の制御用
エリアがある。
リアクセスエラーログエリア（以下ＭＣにログエリアと
記述する）と、チャネルエラーログエリア（以下ＣＣＫ
ログエリアと記述する）の２つのログエリアと、タイマ
値エリアと、通信エリアと割込エリアの５種類の制御用
エリアがある。
ＭＣＫログエリアとＣＣＫログエリアは、２つ合わせて
ログエリアとしてエリアの大きさくサイズ）ｄＯでベー
スアドレスＡＯからチャネル制御装置毎に割付けられて
いる。ＭＣＫログエリアとＣＣＫログエリアは、ログエ
リアの先頭からの距離ｅＯで区別されている。また、タ
イマ値エリアは、エリアの大きさくサイズ）ｄｌでログ
エリアに続けてアドレスＡＯ＋ｅ １からチャネル制御
装置毎に割付けられている。さらに通信エリアはエリア
のサイズｄ−２でベースアドレスＡ２からチャネル制御
装置毎に割付けられている。割込エリアが通信エリアに
続けてアドレスＡ２＋ｅ ２からチャネル制御装置共通
のエリアとして割付けられている。そして主メモリ１０
上には、前記複数の制御用エリアのアドレスを第１のチ
ャネル制御装置２０及び第２のチャネル制御装置５０に
設定する為のイニシャライズ制御用データとして第３図
に示す様な形式のデータが予め作成されている。
ログエリアとしてエリアの大きさくサイズ）ｄＯでベー
スアドレスＡＯからチャネル制御装置毎に割付けられて
いる。ＭＣＫログエリアとＣＣＫログエリアは、ログエ
リアの先頭からの距離ｅＯで区別されている。また、タ
イマ値エリアは、エリアの大きさくサイズ）ｄｌでログ
エリアに続けてアドレスＡＯ＋ｅ １からチャネル制御
装置毎に割付けられている。さらに通信エリアはエリア
のサイズｄ−２でベースアドレスＡ２からチャネル制御
装置毎に割付けられている。割込エリアが通信エリアに
続けてアドレスＡ２＋ｅ ２からチャネル制御装置共通
のエリアとして割付けられている。そして主メモリ１０
上には、前記複数の制御用エリアのアドレスを第１のチ
ャネル制御装置２０及び第２のチャネル制御装置５０に
設定する為のイニシャライズ制御用データとして第３図
に示す様な形式のデータが予め作成されている。
第３図を参照すると、イニシャライズ制御用データは、
２ワ一ド単位で構成されている。第１ワードのベースア
ドレスＡは、各種制御エリアが割付けられている主メモ
リ上のベースアドレスを示す、第２ワードのサイズｄは
、制御エリアの大きさを示す。オフセットｅは、制御エ
リアの先頭アドレスの前記ベースアドレスＡからの距離
を示す。
２ワ一ド単位で構成されている。第１ワードのベースア
ドレスＡは、各種制御エリアが割付けられている主メモ
リ上のベースアドレスを示す、第２ワードのサイズｄは
、制御エリアの大きさを示す。オフセットｅは、制御エ
リアの先頭アドレスの前記ベースアドレスＡからの距離
を示す。
次に、第１図、本実施例のイニシャライズ動作の概略を
示す第４図、本実施例のチャネル制御装置が制御記憶３
１に格納されているマイクロプログラムの制御）５よっ
て行う、動作フローを表わした第５図および前述のイニ
シャライズ制御用データから制御エリアのアドレスを求
めるデータフローを示す第６図を参照して本発明の一実
施例の動作について詳細に説明する。
示す第４図、本実施例のチャネル制御装置が制御記憶３
１に格納されているマイクロプログラムの制御）５よっ
て行う、動作フローを表わした第５図および前述のイニ
シャライズ制御用データから制御エリアのアドレスを求
めるデータフローを示す第６図を参照して本発明の一実
施例の動作について詳細に説明する。
まず最初に第４図ボックス９０の動作が行なわれる０図
示されていないサービスプロセッサ（ＳＶＰ）が主メモ
リ１０上のアドレスｒＸＪから始まるイニシャライズ制
御用エリアに、前述の複数の制御用エリアのアドレスを
設定するために、イニシャライズ制御用データを作成す
る。
示されていないサービスプロセッサ（ＳＶＰ）が主メモ
リ１０上のアドレスｒＸＪから始まるイニシャライズ制
御用エリアに、前述の複数の制御用エリアのアドレスを
設定するために、イニシャライズ制御用データを作成す
る。
次に第４図ボックス９１の動作が行なわれる。
前述のＳｖＰはチャネル制御装置２０のアドレス通知信
号線１に主メモリ１０上のイニシャライズ制御用エリア
のベースアドレス「Ｘ」をセットし、チャネル制御装置
２０のアドレスレジスタ３０に線３を介して開始信号を
入力する。
号線１に主メモリ１０上のイニシャライズ制御用エリア
のベースアドレス「Ｘ」をセットし、チャネル制御装置
２０のアドレスレジスタ３０に線３を介して開始信号を
入力する。
次にチャネル制御装置２０は、前述の開始信号の入力に
応答して、第４図ボックス９２の動作に入る。チャネル
制御装置２０は、アドレスレジスタ３０の値を「０」に
し、７Ｆレスレジスタ３０の内容により指示される制御
記憶３１のアドレスから第５図ボックス１０１で示され
るイ処理を行なうマイクロプログラムをコマンドレジス
タ３２に読み出す。そして、アドレスレジスタ２８にア
ドレス通知信号１のデータｒＸＪを書込み、アドレスレ
ジスタ２９をＯクリアし、Ｆ／Ｆ ２８をリセットする
。
応答して、第４図ボックス９２の動作に入る。チャネル
制御装置２０は、アドレスレジスタ３０の値を「０」に
し、７Ｆレスレジスタ３０の内容により指示される制御
記憶３１のアドレスから第５図ボックス１０１で示され
るイ処理を行なうマイクロプログラムをコマンドレジス
タ３２に読み出す。そして、アドレスレジスタ２８にア
ドレス通知信号１のデータｒＸＪを書込み、アドレスレ
ジスタ２９をＯクリアし、Ｆ／Ｆ ２８をリセットする
。
次にチャネル制御装置２０はアドレスレジスタ３０を更
新し、第５図ボックス１０２で示される処理を行なうマ
イクロプログラムをコマンドレジスタ３２に読み出して
主メモリ１０上のアドレスｒＸＪ よりＭＣＫログエリ
アのデータ「ＡＯ」及び「ｄＯ，オールＯ」の２ワード
を読み出し、第１ワードのｒＡＯＪをレジスタ２１のフ
ィールドＡに、第２ワードの「ｄＯ」をレジスタ２１の
フィールドｄに、第２ワードの「オール０」をレジスタ
２１のフィールドｅにそれぞれセットする。
新し、第５図ボックス１０２で示される処理を行なうマ
イクロプログラムをコマンドレジスタ３２に読み出して
主メモリ１０上のアドレスｒＸＪ よりＭＣＫログエリ
アのデータ「ＡＯ」及び「ｄＯ，オールＯ」の２ワード
を読み出し、第１ワードのｒＡＯＪをレジスタ２１のフ
ィールドＡに、第２ワードの「ｄＯ」をレジスタ２１の
フィールドｄに、第２ワードの「オール０」をレジスタ
２１のフィールドｅにそれぞれセットする。
そして、チャネル制御装置２０はアドレスレジスタ３０
を更新し、第５図のボックス１０３で示す処理を行なう
マイクロプログラムをコマンドレジスタ３２に読み出し
て、レジスタ２１のフィールドＡのデータ「ＡＯ」をオ
ール１チェック回路２５に入力し、終了データかチェッ
クする。データｒＡＯＪはオール１のデータではないの
で、前記オールチェック回路２５の出力はＦ’／Ｆ２６
をセットしない。
を更新し、第５図のボックス１０３で示す処理を行なう
マイクロプログラムをコマンドレジスタ３２に読み出し
て、レジスタ２１のフィールドＡのデータ「ＡＯ」をオ
ール１チェック回路２５に入力し、終了データかチェッ
クする。データｒＡＯＪはオール１のデータではないの
で、前記オールチェック回路２５の出力はＦ’／Ｆ２６
をセットしない。
さらにチャネル制御装置２０はアドレスレジスタ３０を
更新し、第５図のボックス１０４で示す処理を行なうマ
イクロプログラムをコマンドレジスタ３２に読み出して
、Ｆ／Ｆ ２６が１かチェックする。Ｆ／Ｆ ２６は０
であるのでチャネル制御装置２０はアドレスレジスタ３
０を更新し、第５図フロー１０５のマイクロプログラム
をコマンドレジスタ３２に読み出して、第６図に示す演
算を行って、ＭＣＫログエリアアドレスを求める。
更新し、第５図のボックス１０４で示す処理を行なうマ
イクロプログラムをコマンドレジスタ３２に読み出して
、Ｆ／Ｆ ２６が１かチェックする。Ｆ／Ｆ ２６は０
であるのでチャネル制御装置２０はアドレスレジスタ３
０を更新し、第５図フロー１０５のマイクロプログラム
をコマンドレジスタ３２に読み出して、第６図に示す演
算を行って、ＭＣＫログエリアアドレスを求める。
第６図を参照すると、チャネル制御装置２０はレジスタ
２１のフィールドｄのサイズデータｄ。
２１のフィールドｄのサイズデータｄ。
と装置番号レジスタの保持する装置番号を演算器２２に
入力し、乗算を行って、結果のサイズ補正値をレジスタ
２３に書込む。ここでサイズ補正値は第１のチャネル制
御装置２０の場合には「０」、第２のチャネル制御装置
２０′の場合には「ｄＯ」となる。次にチャネル制御装
置２０は、レジスタ２１のフィールドＡのベースアドレ
スデータｒＡＯＪとレジスタ２３のサイズ補正値を演算
器２２に入力し、加算を行って結果のベースアドレス補
正値をレジスタ２３に書込む。ベースアドレス補正値は
第１のチャネル制御装置２ｏの場合には「ＡＯ」、第２
のチャネル制御装置２０′の場合にはｒＡＯ＋ｄＯＪ
となる。そして、レジスタ２１のフィールドｅのオフセ
ットのデータ「オールＯ」とレジスタ２３のベースアド
レス補正値とを演算器２１に入力し、・加算を行って、
結果のＭＣＫログエリアアドレスをレジスタ２３に書込
む。ここで、ＭＣＫログエリアのアドレスは第１のチャ
ネル制御装置２０の場合にはｒＡＯＪ、第２のチャネル
制御装置２０′の場合にはｒＡ Ｏ＋ｄＯＪ となる。
入力し、乗算を行って、結果のサイズ補正値をレジスタ
２３に書込む。ここでサイズ補正値は第１のチャネル制
御装置２０の場合には「０」、第２のチャネル制御装置
２０′の場合には「ｄＯ」となる。次にチャネル制御装
置２０は、レジスタ２１のフィールドＡのベースアドレ
スデータｒＡＯＪとレジスタ２３のサイズ補正値を演算
器２２に入力し、加算を行って結果のベースアドレス補
正値をレジスタ２３に書込む。ベースアドレス補正値は
第１のチャネル制御装置２ｏの場合には「ＡＯ」、第２
のチャネル制御装置２０′の場合にはｒＡＯ＋ｄＯＪ
となる。そして、レジスタ２１のフィールドｅのオフセ
ットのデータ「オールＯ」とレジスタ２３のベースアド
レス補正値とを演算器２１に入力し、・加算を行って、
結果のＭＣＫログエリアアドレスをレジスタ２３に書込
む。ここで、ＭＣＫログエリアのアドレスは第１のチャ
ネル制御装置２０の場合にはｒＡＯＪ、第２のチャネル
制御装置２０′の場合にはｒＡ Ｏ＋ｄＯＪ となる。
そして、チャネル制御装置２０はアドレスレジスタ３０
を更新し、第５図のボックス１０６で示す処理を行なう
マイクロプログラムをコマンドレジスタ３２に読み出し
て、レジスタ２３に書込まれているＭＣＫログエリアの
アドレスを補助メモリ２４のアドレスレジスタ２９の指
示するアドレスに書込む。
を更新し、第５図のボックス１０６で示す処理を行なう
マイクロプログラムをコマンドレジスタ３２に読み出し
て、レジスタ２３に書込まれているＭＣＫログエリアの
アドレスを補助メモリ２４のアドレスレジスタ２９の指
示するアドレスに書込む。
さらにチャネル制御装置２０はアドレスレジスタ３０を
更新し、第５図のボックス１０７で示す処理を行うマイ
クロプログラムをコマンドレジスタ３２に読み出して、
アドレスレジスタを更新スる。続けて、アドレスレジス
タ３０を更新し、第５図のボックス１０８で示す処理を
行うマイクロプログラムをコマンドレジスタ３２に読み
出して、アドレスレジスタ２８を２ワ一ド分アドレスを
更新すると同時に、アドレスレジスタ３０に、ボックス
１０２の処理を行なうマイクロプログラムのアドレスを
設定する。
更新し、第５図のボックス１０７で示す処理を行うマイ
クロプログラムをコマンドレジスタ３２に読み出して、
アドレスレジスタを更新スる。続けて、アドレスレジス
タ３０を更新し、第５図のボックス１０８で示す処理を
行うマイクロプログラムをコマンドレジスタ３２に読み
出して、アドレスレジスタ２８を２ワ一ド分アドレスを
更新すると同時に、アドレスレジスタ３０に、ボックス
１０２の処理を行なうマイクロプログラムのアドレスを
設定する。
そして再びチャネル制御装置２０はボックス１０２０マ
イクロプログラムをコマンドレジスタ３２に読み出して
、主メモリ１０上からＣＣＫログエリアのデータｒＡＯ
Ｊ及びｒｄＯ，ｅ ＯＪをレジスタ２１に読み出す。同
様にして、ボックス１０３からボックス１０８までの処
理を実行し、ＣＣＫログエリアアドレスを補助メモリ２
４に格納し、アドレスレジスタ３０にフロー１０２０マ
イクロプログラムのアドレスを設定する。ここで第６図
のサイズ補正値は、第１のチャネル制御装置２０の場合
には「０」、第２のチャネル制御装置２０′の場合には
「ｄＯ」となり、ベースアドレス補正値は、第１のチャ
ネル制御装置２０の場合には、ｒＡＯＪ、第２のチャネ
ル制御装置２０′の場合には、ｒＡＯ＋ｄＯＪとなり、
ＣＣＫログエリアアドレスは第１のチャネル制御装置２
０の場合には、ｒＡＯ＋ｅＯＪ、第２のチャネル制御装
置２０′の場合にはｒＡＯ＋ｄｏ＋ｅＪとなる。
イクロプログラムをコマンドレジスタ３２に読み出して
、主メモリ１０上からＣＣＫログエリアのデータｒＡＯ
Ｊ及びｒｄＯ，ｅ ＯＪをレジスタ２１に読み出す。同
様にして、ボックス１０３からボックス１０８までの処
理を実行し、ＣＣＫログエリアアドレスを補助メモリ２
４に格納し、アドレスレジスタ３０にフロー１０２０マ
イクロプログラムのアドレスを設定する。ここで第６図
のサイズ補正値は、第１のチャネル制御装置２０の場合
には「０」、第２のチャネル制御装置２０′の場合には
「ｄＯ」となり、ベースアドレス補正値は、第１のチャ
ネル制御装置２０の場合には、ｒＡＯＪ、第２のチャネ
ル制御装置２０′の場合には、ｒＡＯ＋ｄＯＪとなり、
ＣＣＫログエリアアドレスは第１のチャネル制御装置２
０の場合には、ｒＡＯ＋ｅＯＪ、第２のチャネル制御装
置２０′の場合にはｒＡＯ＋ｄｏ＋ｅＪとなる。
同様にして、ボックス１０２からボックス１０８までの
処理を順次繰り返すことによりタイマ値エリアアドレス
、通信エリアアドレスおよび割込エリアアドレスが補助
メモリ２４に格納される。タイマ値エリアのデータは「
ＡＯ」およびｒｄｌ、ｅｌＪであるので、サイズ補正値
は第１のチャネル制御装置２０の場合には、「０」、第
２のチャネル制御装置２０’の場合には「ｄｌ」となり
、ベースアドレス補正値は、第１のチャネル制御装置２
０の場合には「ＡＯ」、第２のチャネル制御装置２０’
の場合にはｒＡＯ＋ｄｌｌ となり、タイマ値エリアア
ドレスは第１のチャネル制御装置２０の場合には、ｒＡ
Ｏ＋ｅｌＪ、第２のチャネル制御装置２０′の場合には
、「ＡＯ＋ｅｌ＋ｄｌｌとなる。そして、通信エリアデ
ータは「Ａ２」および「ｄ２．オール０」なので、サイ
ズ補正値は第１のチャネル制御装置２０の場合には、「
Ｏ」、第２のチャネル制御装置２０′の場合には「ｄ２
」となり、ベースアドレス補正値は第１のチャネル制御
装置２０の場合には「Ａ２」、第２のチャネル制御装置
２０′の場合には、［Ａ２＋ｄ２Ｊ となり、通信エリ
アアドレスは、第１のチャネル制御装置２０の場合には
、ｒＡ２Ｊ、第２のチャネル制御装置２０′の場合には
「Ａ２＋ｄ２Ｊとなる。割込エリアのデータは「Ａ２」
及び「オールＯ，ｅ２Ｊであり、サイズのデータがオー
ル０であるので、サイズ補正値も０となり、ベースアド
レス補正値は、第１のチャネル制御装置２０及び第２の
チャネル制御装置２０′ともに「Ａ２」となり割込エリ
アアドレスは装置番号に関係なく ｒＡ２＋ｅ２Ｊとな
る。
処理を順次繰り返すことによりタイマ値エリアアドレス
、通信エリアアドレスおよび割込エリアアドレスが補助
メモリ２４に格納される。タイマ値エリアのデータは「
ＡＯ」およびｒｄｌ、ｅｌＪであるので、サイズ補正値
は第１のチャネル制御装置２０の場合には、「０」、第
２のチャネル制御装置２０’の場合には「ｄｌ」となり
、ベースアドレス補正値は、第１のチャネル制御装置２
０の場合には「ＡＯ」、第２のチャネル制御装置２０’
の場合にはｒＡＯ＋ｄｌｌ となり、タイマ値エリアア
ドレスは第１のチャネル制御装置２０の場合には、ｒＡ
Ｏ＋ｅｌＪ、第２のチャネル制御装置２０′の場合には
、「ＡＯ＋ｅｌ＋ｄｌｌとなる。そして、通信エリアデ
ータは「Ａ２」および「ｄ２．オール０」なので、サイ
ズ補正値は第１のチャネル制御装置２０の場合には、「
Ｏ」、第２のチャネル制御装置２０′の場合には「ｄ２
」となり、ベースアドレス補正値は第１のチャネル制御
装置２０の場合には「Ａ２」、第２のチャネル制御装置
２０′の場合には、［Ａ２＋ｄ２Ｊ となり、通信エリ
アアドレスは、第１のチャネル制御装置２０の場合には
、ｒＡ２Ｊ、第２のチャネル制御装置２０′の場合には
「Ａ２＋ｄ２Ｊとなる。割込エリアのデータは「Ａ２」
及び「オールＯ，ｅ２Ｊであり、サイズのデータがオー
ル０であるので、サイズ補正値も０となり、ベースアド
レス補正値は、第１のチャネル制御装置２０及び第２の
チャネル制御装置２０′ともに「Ａ２」となり割込エリ
アアドレスは装置番号に関係なく ｒＡ２＋ｅ２Ｊとな
る。
そして、再びボックス１０２の処理を実行し、主メモリ
１０から第１ワードがオール１のデータを読み出して、
ボックス１０３の処理を実行しオール１チェック回路２
５の出力がＦ／Ｆ２６をセットし、終了条件を検出する
。そして次にボックス１０４の処理のＦ／Ｆ ２６のチ
ェックでｒＹＥＳＪ となりコマンドレジスタ３２にボ
ックス１０９の処理を行なうマイクロプログラムを読み
出して、通常動作を制御するマイクロプログラムの先頭
アドレスをアドレスレジスタ３０にセットシ、イニシャ
ライズ動作を終了する。
１０から第１ワードがオール１のデータを読み出して、
ボックス１０３の処理を実行しオール１チェック回路２
５の出力がＦ／Ｆ２６をセットし、終了条件を検出する
。そして次にボックス１０４の処理のＦ／Ｆ ２６のチ
ェックでｒＹＥＳＪ となりコマンドレジスタ３２にボ
ックス１０９の処理を行なうマイクロプログラムを読み
出して、通常動作を制御するマイクロプログラムの先頭
アドレスをアドレスレジスタ３０にセットシ、イニシャ
ライズ動作を終了する。
以上、説明したように本発明は、主記憶から順次読み出
すデータと、チャネル制御装置の自装置番号だけで、自
装置に割り当てられた特定のエリアのアドレスを設定す
ることにより、主記憶上にあらかじめ作成するデータは
、各チャネル制御装置に共通のデータだけで済みハード
ウェア量を少なくできる効果がある。また、チャネル制
御装置は、設定するアドレスについて制御用エリアに固
有な補正値および設定の順序についてあらかじめ知る必
要がなくなる。そして、あらかじめ定められたバタンに
よってイニシャライズ動作を終了することにより、設定
するアドレス数もあらかじめ知る必要がなくなり、イニ
シャライズを簡単にできる効果がある。
すデータと、チャネル制御装置の自装置番号だけで、自
装置に割り当てられた特定のエリアのアドレスを設定す
ることにより、主記憶上にあらかじめ作成するデータは
、各チャネル制御装置に共通のデータだけで済みハード
ウェア量を少なくできる効果がある。また、チャネル制
御装置は、設定するアドレスについて制御用エリアに固
有な補正値および設定の順序についてあらかじめ知る必
要がなくなる。そして、あらかじめ定められたバタンに
よってイニシャライズ動作を終了することにより、設定
するアドレス数もあらかじめ知る必要がなくなり、イニ
シャライズを簡単にできる効果がある。
さらにチャネル制御装置のイニシャライズにおいて、自
装置に割り当てられるエリアの変更について意識する必
要がなくなるという効果もある。
装置に割り当てられるエリアの変更について意識する必
要がなくなるという効果もある。
第１図は本発明の一実施例を適用した情報処理装置の要
部を示す図、 第２図は第１図の主メモリ１０および補助メモリの記憶
内容を示す図、 第３図はイニシャライズ用データを示す図、および 第４図、第５図および第６図は本発明の一実施例を示す
図である。 第１図から第５図において、 １０・・・・・・主メモリ、２０・・・・・・チャネル
制御装置、２１．２３・・・・・・レジスタ、２２・・
・・・・演算器、２４・・・・・・補助メモリ、２５・
・・・・・オール「１」チェック回路、２６・・・・・
・フリップフロップ、２７・・・・・・装置番号レジス
タ、２８，２９．３０・・・・・・アドレスレジスタ、
３０・・・・・・コマンドレジスタ。 代理人 弁理士 内 原 音 条Ｚ区 粥、６区
部を示す図、 第２図は第１図の主メモリ１０および補助メモリの記憶
内容を示す図、 第３図はイニシャライズ用データを示す図、および 第４図、第５図および第６図は本発明の一実施例を示す
図である。 第１図から第５図において、 １０・・・・・・主メモリ、２０・・・・・・チャネル
制御装置、２１．２３・・・・・・レジスタ、２２・・
・・・・演算器、２４・・・・・・補助メモリ、２５・
・・・・・オール「１」チェック回路、２６・・・・・
・フリップフロップ、２７・・・・・・装置番号レジス
タ、２８，２９．３０・・・・・・アドレスレジスタ、
３０・・・・・・コマンドレジスタ。 代理人 弁理士 内 原 音 条Ｚ区 粥、６区
Claims (1)
- 【特許請求の範囲】 情報処理システム内の複数のチャネル制御装置のそれぞ
れに割当てられる主メモリ上の複数の制御エリアのアド
レスを前記各チャネル制御装置内に設定するチャネル制
御装置のイニシャライズ方法であって、 前記主メモリ上に、各制御エリアについて、制御エリア
が割当てられている主メモリ上のエリアのアドレス、該
制御エリアの幅の大きさ、制御エリアのアドレス、前記
主メモリ上のエリアのアドレスとの距離、およびイニシ
ャライズ終了指示データを表す制御データを予め格納し
ておき、イニシャライズ時に、前記各チャネル制御装置
は前記制御データを前記主メモリから順次読出し、予め
定められた自装置の番号を示す装置番号データとの所定
の演算を行い、その結果により自装置への割当アドレス
を設定し、上記終了指示データを読取ることによりイニ
シャライズを終わることを特徴とするチャネル制御装置
のイニシャライズ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-224637 | 1986-09-22 | ||
| JP22463786 | 1986-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184147A true JPS63184147A (ja) | 1988-07-29 |
| JPH0821009B2 JPH0821009B2 (ja) | 1996-03-04 |
Family
ID=16816830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239516A Expired - Lifetime JPH0821009B2 (ja) | 1986-09-22 | 1987-09-22 | チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4882672A (ja) |
| JP (1) | JPH0821009B2 (ja) |
| FR (1) | FR2606566B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831074B2 (ja) * | 1987-11-25 | 1996-03-27 | 株式会社日立製作所 | チャネル制御方式 |
| GB8825764D0 (en) * | 1988-11-03 | 1988-12-07 | Lucas Ind Plc | Computer memory addressing system |
| EP0532643B1 (en) * | 1990-06-04 | 1998-12-23 | 3Com Corporation | Method for optimizing software for any one of a plurality of variant architectures |
| US6116768A (en) * | 1993-11-30 | 2000-09-12 | Texas Instruments Incorporated | Three input arithmetic logic unit with barrel rotator |
| DE19952034A1 (de) * | 1999-10-28 | 2001-05-10 | Infineon Technologies Ag | Verfahren zum Initialisieren oder Konfigurieren einer elektrischen Schaltung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3839706A (en) * | 1973-07-02 | 1974-10-01 | Ibm | Input/output channel relocation storage protect mechanism |
| CA1081855A (en) * | 1976-04-29 | 1980-07-15 | David B. Schuck | Initializing means for a bus-oriented data processing system employing firmware-configured modules |
| JPS6013501B2 (ja) * | 1978-09-18 | 1985-04-08 | 富士通株式会社 | 仮想計算機システムにおけるチヤネルアドレス制御方式 |
| US4418382A (en) * | 1980-05-06 | 1983-11-29 | Allied Corporation | Information exchange processor |
| US4779189A (en) * | 1985-06-28 | 1988-10-18 | International Business Machines Corporation | Peripheral subsystem initialization method and apparatus |
| US4737906A (en) * | 1985-09-27 | 1988-04-12 | International Business Machines Corporation | Multiple virtual control unit |
| US4742447A (en) * | 1986-01-16 | 1988-05-03 | International Business Machines Corporation | Method to control I/O accesses in a multi-tasking virtual memory virtual machine type data processing system |
-
1987
- 1987-09-22 FR FR878713067A patent/FR2606566B1/fr not_active Expired - Fee Related
- 1987-09-22 JP JP62239516A patent/JPH0821009B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-13 US US07/338,380 patent/US4882672A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821009B2 (ja) | 1996-03-04 |
| US4882672A (en) | 1989-11-21 |
| FR2606566B1 (fr) | 1993-04-30 |
| FR2606566A1 (fr) | 1988-05-13 |
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