JPH04111149A

JPH04111149A - Ｄｍａ装置の回路方式

Info

Publication number: JPH04111149A
Application number: JP22834290A
Authority: JP
Inventors: Masakatsu Takahashi; 正勝高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1992-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、各種デバイス間でＤ　Ｍ　Ａ　（Ｄｉｒｅｃ
ｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）方式によりデータ転
送を行なうＤＭＡ装置の回路方式に関する。

［従来の技術］近年、例えばファクシミリ装置など、多くの電子機器に
は、マイクロコンピュータシステムが内蔵され、これに
より装置制御やデータの処理が行なわれている。

マイクロコンピュータシステムでは、メモリや入出力装
置などのデバイス間のデータ転送は、ＤＭＡ方式により
行なう場合が多い。ＤＭＡ方式では、ＣＰＵの介在なし
にデータ転送動作を実行する。これにより、ＣＰＵは、
処理の負担が減少して、制御やデータ処理を効率よく実
行することができる。

上記のようなりＭＡ転送を行なうＤ　Ｍ　Ａチャネルと
しては、メモリ内、メモリから特定の入出力装置あるい
は特定の入出力装置からメモリというように複数のチャ
ネルがある。

［発明が解決しようとする課題］従来、上記のようなマイクロコンピュータシステムでは
、それぞれのＤＭＡチャネルごとに１つのＤＭＡ装置を
配設していた。

このため、システムの回路規模が大きくなると共に装置
コストも高くなるという問題があった。

特に、近年、ＣＰＵが８ビツトから１６ビツトや３２ビ
ツトへと移行するにつれて、ＤＭＡ装置内に配設される
アドレスカウンタの回路規模の増大していた。

本発明は、上記の問題を解決し、システムの回路規模を
縮小し、装置コストを低下させたＤ　Ｍ　Ａ装置の回路
方式を提供することを目的とする。

［課題を解決するための手段］このために本発明は、メモリに対してデータの読み書き
を行なうメモリ制御手段と、各種入出力装置に対してデ
ータの読み書きを行なう入出力装置制御手段とを備え、
メモリ内でデータ転送する場合と、メモリと各種入出力
装置との間でデータ転送する場合とにおいて、上記メモ
リ制御手段を共用するようにしたことを特徴とするもの
である。

［作用］これにより、システムの回路規模が縮小し、装置コスト
が低下するようになる。

［実施例コ以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例に係るマイクロコンピュー
タシステムのブロック構成図を示したものである。図に
おいて、メモリｌは、各種データを格納するもので、入
力装置２は、例えばスキャナやキーボードなど、外部か
らデータを人力するものである。出力装置３は、例えば
プロッタやデイスプレィ装置など、外部にデータを出力
するものである。

ＤＭＡ制御装置４は、メモリ１内あるいはメモリ１と入
力装置２または出力装置３との間でＤＭＡ方式によりデ
ータ転送を行なうものである。ＣＰＵ５は、制御プログ
ラムが格納されたＲＯＭやデータを一時格納するＲＡＭ
等を内蔵し、このシステム全体の動作を監視・制御する
ものである。

上記各部は、データバス６とアドレスバス７を介してそ
れぞれ接続されている。データバス６は、上記各部相互
間でデータ転送する信号ラインである。

なお、本実施例では、メモリ１のデータ格納領域と同様
に、入力装置２と出力装置３とに、それぞれ別のアドレ
スを付与している６アドレスバス７は、データ転送の際
に、ＣＰＵ５やＤＭＡ制御装置４がアクセスデバイスの
アドレスを送出する信号ラインである。

第２図は、ＤＭＡ制御装置４の構成を示したものである
。図において、データバス６は、レジスタ４１の入出力
と読出アドレスカウンタ４２と書込アドレスカウンタ４
３とに、それぞれ接続されている。

続出アドレスカウンタ４２と書込アドレスカウンタ４３
の計数出力は、マルチプレクサ４４にそれぞれ入力され
、マルチプレクサ４４は、入力されたそれらの内の一方
を選択してアドレスバス７に出力するようになっている
。

制御部４５は、ＤＭＡによるデータ転送実行の際に、Ｄ
ＭＡ制御装置４内の各部、メモ１月、入力装置２および
出力装置３を制御するものである。

以上の構成で、ＣＰＵ５は、内蔵のＲＯＭに格納された
プログラム命令を順次解釈して各動作を実行する。

ここで、１つのＤＭＡデータ転送命令を実行する場合の
動作を説明する。この場合、第３図に示すように、ＣＰ
Ｕ５はデータ転送するデバイスを判別する（処理１０１
）。

ぃま、例えばメモリ内でのデータ転送であったとすると
（処理１０１の「メモリ内」）、読出アドレスカウンタ
４２に転送データが格納されているメモリ１の先頭アド
レスをセットする（処理１０２）。また、書込アドレス
カウンタ４３に転送先の先頭アドレスをセットする（処
理１０３）。次いで、転送ワード数を制御部４５にセッ
トしてＤＭＡ制御装置４を起動する（処理１０４）。

ＤＭＡ制御装置４は、第４図（ａ）に示すようレニ、待
機時にはレディ信号ＲＤＹをＩＩＨ”（ハイレベル）に
しており、起動すると、レディ信号ＲＤＹをｕＬｐｒｃ
ローレベル）にする。また、アドレスバス７に読出アド
レスカウンタ４２便のアドレス値を出力する。

ＣＰＵ５は、レディ信号ＲＤＹが“１Ｆ＋になると、デ
ータバス６、アドレスバス７を開放する。これにより、
第４図（ｂ）に示すように、アドレスバスには、メモリ
１の読み出しアドレスが出力される。

そして、この出力状態で、同図（ｃ）、（ｆ）に示すよ
うに、メモリ１へのリード信号ＲＤおよびレジスタ４１
へのライト信号ＲＷＲを、それぞれｒｒ　ｌ−＋＋つま
りアクティブにする。これにより、同図（ｅ）に示すよ
うに、格納データが読み出され、そのデータがレジスタ
４１に転送される。

次いで、同図（ｂ）に示すように、アドレスバス７に書
込アドレスカウンタ４３のアドレス値を出力する。また
、この出力状態で、同図（ｄ）　、　（ｇ）に示すよう
に、メモ１月へのライト信号ＷＲと、レジスタ４１への
リード信号ＲＲＤをそれぞれアクティブにする。

これにより、レジスタ４１しこ一旦転送された上記デー
タがメモ１月に格納されて、１ワードのデータ転送が終
わる。

ＤＭＡ制御装置４は、この後、続出アドレスレジスタ４
２と書込アドレスレジスタ４３をそれぞれ＋１インクリ
メントしながら、上記転送動作を設定された転送ワード
数分繰り返し実行する。これにより、メモリ内のＤＭＡ
データ転送が実行される（処理１０５）。

一方、入力装置２からメモリ１へのデータ転送の場合に
は（処理１０１の「入力装置→メモリ」）、読出アドレ
スカウンタ４２に入力装置２のアドレスをセットする一
方（処理１０６）、書込アドレスカウンタ４３にメモリ
１の転送先アドレスをセットする（処理１０７）。そし
て、前記と同様に転送ワード数をセットして［１％Ｉ　
Ａ制御装置４を起動する（処理１０４へ）。

ＤＭＡ制御装置４は起動すると、第５図（ａ）に示すよ
うに、レディ信号ＲＤＹを１１　Ｌ　＋＋にして、同図
（ｂ）に示すように、読出アドレスカウンタ４２にセン
トされた入力装置２のアドレスを出力する。そして、こ
の出力状態で、同図（ｃ）、（ｅ）に示すように、入力
装置２に対するリード信号ＩＲＤとメモリ１へのライト
信号ＷＲを、それぞれアクティブにする。

これにより、同図（ｄ）に示すように、入力装Ｗ２から
１ワードのデータが読み出されてメモリ１に転送される
。この後、ＤＭＡ制御装置４は、読出アドレスカウンタ
４２はそのままで、書込アドレスカウンタ４３側を村イ
ンクリメントしながら、上記転送動作を設定された転送
ワード数分繰り返し実行する。これにより、入力装置２
からメモリへの所定のＤＭＡデータ転送が実行される（
処理１０５）。

一方、メモリ１から出力装Ｍ３へのデータ転送の場合に
は（処理１０１の「メモリ→出力装置」）、読出アドレ
スカウンタ４２にメモリ１の読み出しアドレスをセット
する一方（処理１０８）、書込アドレスカウンタ４３に
出力装置３のアドレスをセットする（処理１０９）。そ
して、前記と同様に転送ワード数をセントしてＤＭＡ制
御装置４を起動する（処理１．０４へ）。

ＤＭＡ制御装置４は起動すると、第６図＜ａ）に示すよ
うに、レディ信号ＲＤＹを“Ｌ”にして、同図（ｂ）に
示すように、読出アドレスカウンタ４２のメモリアドレ
スを出力する。そして、この出力状態で、同図（ｃ）　
、　（ｅ）に示すように、メモリ１に対するり−ト信号
ＲＤと出力装Ｗ３に対するライト信号０１を。

それぞれアクティブにする。

これにより、同図（ｄ）に示すように、メモリ１から１
ワードのデータが読み出されて出力装置３に転送される
。この後、ＤＭＡ制御装置４は、書込アドレスカウンタ
４３はそのままで、読出アドレスカウンタ４２側を＋１
インクリメントしながら、上記転送動作を所定の回数繰
り返す。これにより、メモリ１から出力装置３へのＤＭ
Ａデータ転送が実行される。

以上のように、本実施例では、データ転送を行なうＤＭ
Ａチャネルは、メモリ１内、メモ１月から入力装置２、
出力装置３からメモリ１という３チヤネルを有するが、
各チャネルのデータ転送は、才へて１つのＤ　Ｍ　Ａ制
御装＠４により実行している。

これにより、各チャネルごとにＤＭＡ制御装置を備えて
いた従来システムに比へて、システムの回路規模が縮小
し、装置コストを低下することができる。

なお、以上の実施例では、各Ｄ　Ｍ、　Ａチャネルでの
データ転送動作時に、Ｄ　Ｍ　Ａ制御装置４内の読出ア
ドレスカウンタ４２、書込アドレスカウンタ４３および
制御部４５をすべて共用するようにしたが、これらの一
部のみ共用するようにしても、回路規模を縮小すること
ができる。

例えば、入出力装置をアドレスカウンタにより指定でき
ないシステムでは、入出力装置とメモリ間でデータ転送
する際に、メモリアドレスを指定するアドレスカウンタ
のみ共用すればよい。

［発明の効果］以上のように、本発明によれば、メモリ内でデータ転送
する場合と、メモリと各種人出力ＢＦＩとの間でデータ
転送する場合とにおいて、メモリに対してデータの読み
書きを行なうメモリ制御手段を共用するようにしたので
、システムの回路規模が縮小し、装置コストが低下する
ようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマイクロコンピュータ
システムのブロック構成図、第２図はＤＭＡ制御装置の
ブロック構成図、第３図はＤＭＡデータ転送動作のフロ
ーチャート、第４図はメモリ内でのデータ転送時におけ
る各信号のタイムチャート、第５図は入力装置からメモ
リへのデータ転送時における各信号のタイムチャート、
第６図はメモリから出力装置へのデータ転送時における
各信号のタイムチャートである。１　メモリ、２・・入力装置、３・出力装置、４ＤＭＡ
制御装置、５・ＣＰＵ、６　データバス、７アドレスバ
ス、４トレジスタ、４２．４３　　アドレスカウンタ、
４４・・マルチプレクサ、４５　　制御部。

Claims

【特許請求の範囲】

（１）ＣＰＵとメモリと各種入出力装置とを備えたシス
テムに配設され、上記メモリ内およびメモリと各種入出
力装置との間のデータ転送をＤＭＡ方式により実行する
ＤＭＡ装置の回路方式において、上記メモリに対してデ
ータの読み書きを行なうメモリ制御手段と、上記各種入
出力装置に対してデータの読み書きを行なう入出力装置
制御手段とを備え、上記メモリ内でデータ転送する場合
と、上記メモリと上記各種入出力装置との間でデータ転
送する場合とで、上記メモリ制御手段を共用することを
特徴とするＤＭＡ装置の回路方式。
（２）上記メモリ制御手段には、上記メモリに対して読
み出しアドレスを指示する１つの読出アドレスカウンタ
を備え、上記メモリ内でデータ転送する場合と、上記メ
モリから上記各種入出力装置にデータ転送する場合とで
、上記読出アドレスカウンタを共用することを特徴とす
る請求項１記載のＤＭＡ装置の回路方式。
（３）上記メモリ制御手段には、上記メモリに対して書
き込みアドレスを指示する１つの書込アドレスカウンタ
を備え、上記メモリ内でデータ転送する場合と、上記各
種入出力装置から上記メモリにデータ転送する場合とで
、上記書込アドレスカウンタを共用することを特徴とす
る請求項１記載のＤＭＡ装置の回路方式。