JPS61202269A - デ−タ処理システム - Google Patents

デ−タ処理システム

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JPS61202269A
JPS61202269A JP60283222A JP28322285A JPS61202269A JP S61202269 A JPS61202269 A JP S61202269A JP 60283222 A JP60283222 A JP 60283222A JP 28322285 A JP28322285 A JP 28322285A JP S61202269 A JPS61202269 A JP S61202269A
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trap
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interrupt
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般的にはプロセッサの制御に関し、さらに詳
しくいえば、主プロセツサおよびコプロセッサの資源の
共用の制御に関する。
Ｂ、従来技術 マイクロプロセッサが利用できるようになったことによ
り、パーソナルコンピュータを含む比較的小規模のコン
ピュータの機能の種類は飛躍的に増加した。わずか５年
くらい前の平均的な″パーソナルコンピュータ″でさえ
、現在のパーソナルコンピュータに比べれば非常に原始
的であったといえる程である。
個人および企業の多くはパーソナルコンピュータを購入
し、ワード処理アプリケーションやデータ処理アプリケ
ーション等の選択されたタスクを実行するようそのコン
ピュータに命令するためそのようなプログラムを書くが
または購入している。
パーソナルコンピュータの技術が急速に発展してきたこ
とに伴い、システムの構成要素間である程度の互換性を
保つ必要性が高まってきた。そこで、現状のシステムに
おいて多くのハードウェア的入出力装置を使用できるよ
うにするための標準（公式または事実上の）が開発され
てきた。
プログラムソフトウェア、おにびこれを使用した結果生
成される広範なデータファイルにはバートウニアの技術
の開発が進むごとに面倒な互換性の問題がついてまわる
。たとえば、ごく初期のパーソナルコンピュータはたい
てい８ビツトマシンであった。そのプロセッサは一時に
８ビツトを処理する能力があった。これはさらに１６ビ
ツト、最近では３２ビツトへと進んでいる。もともと８
ビツトプロセツサ用に書かれたソフトウェアは３２ビツ
トのシステムにおいて使用できるかまたは使用可能にで
きるが、そのアプリケーションは普通は３２ビツトプロ
セツサ用のソフトウェアを書くことによって高性能かつ
高効率で走行するようプログラムすることができる。も
ちろん、この問題は８ビツトプロセツサと１６ビツトプ
ロセツサとの間における問題でもあった。
したがって、既存のソフトウェアおよびそれに関連する
データをその後に登場したさらに進んだ高性能のシステ
ムにおいて使用できるようにしたいという要望が起きる
のは当然のことである。しかしながら、このような新し
い高性能のシステムはそのより優れた機能を生かすよう
な形で利用することも要請される。すなわち、能力の低
い古いソフトウェアを使用することによりせっかくの高
性能が十分に生かしきれないことになったのでは、高性
能にした意味がなくなってしまう。コンピュータの特定
な新しい機能（数値機能、浮動小数１０進機能等）を可
能とするため、従来はコプロセッサと呼ばれる付加的な
プロセッサを利用していたが、コプロセッサを用いた従
来の構成によれば、付加的なコプロセッサは付加的な機
能を提供しながら既存のプロセッサは特別の目的を持っ
たコントローラ（たとえはＩ１０コントローラ）のプロ
セッサとして機能する。
コプロセッサに関する上記のような従来の使用法に対し
別のアプローチとして、性能の低い既存のプログラムお
よびそのデータファイルを最新の高性能のシステムにお
いて引き続いて使用できるようにするため現状のシステ
ムの主プロセツサに比へて性能の劣る付加的なプロセッ
サを用いることが提案されている。これによれば、主プ
ロセツサはコプロセッサとは無関係に高性能のプログラ
ムを実行することができる。この構成によれば、既存の
プログラムおよびそのデータファイルは主プロセツサに
よって実行されているプログラムと事実上並行して走行
させることができる。
Ｃ１発明が解決しようとする問題点 後半で説明したような構成においては、２つのプロセッ
サ間でシステムの資源に関する競合の問題が生ずる場合
がある。こうした問題は、各々のプロセッサからみると
全く異なったオペレーティングシステムがシステム環境
に対して実質的に存在し得るということと絡み合ってい
る。したがって、主プロセツサが第１のオペレーティン
グシステムに基づくアプリケーションプログラムを走行
させながらコプロセッサが異なるオペレーティングシス
テムに基づく他のアプリケーションプログラムを並行し
て走行させることができるというのは非常に有益なこと
ではあるが、２つのプロセッサが同じＩ１０装置を使用
することに関する競合の問題、およびシステムにおける
２つのプロセッサの割込みを処理することに関する競合
の問題を解決することがさらに望ましい。
したがって本発明の目的は、主プロセツサおよびコプロ
セッサを有する上記のようなシステムおいて資源の共用
に関する有益な技術を提供することにある。
Ｄ０問題点を解決するための手段 この目的を達成するため、第１のプロセッサと、第２の
プロセッサと、バスに接続された少くとも１つの入出力
装置とを含む本発明のデータ処理システムは、（ａ）入
出力装置に試行された第２のプロセッサによる直接のア
クセスを選択的に禁示し且つ第１のプロセッサにより動
的に制御可能な第１の手段と、（ｂ）第２のプロセッサ
の試行したアクセスが禁示されたとき、該アクセスを第
１のプロセツサに代行させる第２の手段と、を有するこ
とを特徴とする。
Ｅ、実施例 はじめに本発明の実施例を概説する。以下に説明する技
術は、既知のコードを走行させる主プロセツサと、主プ
ロセツサに対して不知のコードを走行させるコプロセッ
サとの間でＩ１０装置が共有されるような環境に適用で
きる。本実施例によれば、コプロセッサに関連して付加
的な制御論理があるので、共有されるＩ１０資源の実際
の管理はコプロセッサで走行するソフトウェアに対して
トランスペアレントである。これは主プロセツサにより
ロード可能なランダムアクセスメモリを組み込んだトラ
ップ論理を提供することで実現される。このランダムア
クセスメモリは共有されたＩ１０装置に関するコプロセ
ッサの現在の使用可能性についてのデータを含むもので
ある。トラップ論理は、主プロセツサが共有された種々
のＩ１０装置を現に使用する状態に応じて主プロセツサ
によって動的に制御できる。コプロセッサのＩ１０装置
への直接のアクセスが禁止されたときコプロセッサのこ
の要求（直接アクセス要求）が有効にサービスされるよ
う、主プロセツサを利用してこのアクセスを遂行せしめ
るための論理も設けられる。コプロセッサのプログラム
が書かれたときに使われていたＩ１０装置が現システム
には存在していないか又は新しい高性能のＩ１０装置と
入れ換わっているような場合には、主プロセツサはもと
のＩ１０装置をエミュレートすることができる。
さらに、主プロセツサのＩ１０装置の使用状態と競合し
ないよう、コプロセッサへの割込みおよびコプロセッサ
からの割込みを管理するための論理をコプロセッサカー
ドに関連して設ける。
以下、図面を参照しながら、本実施例を詳述する。
第１図は主プロセツサとコプロセッサの両方を用いるコ
ンピュータシステムの構成の一例を示す図である。主プ
ロセツサ１１はチャネル１２を介してメモリコントロー
ラ１３に接続される。主プロセツサ１１は、たとえば、
モトローラ社の６８Ｏ００またはインテル社の８０２８
６でもよい。
もちろんこれに限らずどんなタイプのものを使ってもよ
い。メモリコントローラ１３は、たとえば主プロセツサ
に８０２８６を使うならインテル社の８２０２でもよい
。チャネル１４はメモリコントローラ１３とシステムメ
モリ１５とを接続するシステムメモリ１５は通常はラン
ダムアクセスメモリである。
Ｉ１０バス１６はメモリコントローラ１３と、固定ディ
スク装置１７、フロッピーディスク装置１８、プリンタ
１９．ディスプレイ２０、キーボード２１のような複数
のＩ１０装置とを接続する。
これらの工／○装置の他、コプロセッサカード２２もＩ
１０バス１６に接続されている。キーボード２１を除い
てこれらのＩ１０装置はＩ１０バス１６内の割込みライ
ンに接続されている。キーボードの割込みは別の割込み
ラインを介して直接主プロセツサ１１に伝えられる。
コプロセッサカード２２の構成を第２図に示した。コプ
ロセッサカード２２の核となる参照番号２５の部分は、
コプロセッサ（たとえば８０２８６）、割込みコントロ
ーラ（たとえばインテル社の８２５９）、および種々の
ローカルＩ１０装置を含む。ローカルＩ１０装置にはた
とえばタイマがある。日時用クロックや音声発生部はこ
のタイマからタイミング信号を受は取る。主プロセツサ
１１によって制御できるＩ／○フィルタ２６は、主プロ
セツサ１１が工／○バス１６に接続されたＩ１０装置１
７ないし２１を要求するための高い優先順位を持ってい
るときは、コプロセッサカード２２によるＩ１０装置の
アクセスを禁止する。
同様な意味で、割込みフィルタ２７はコプロセッサに関
連する割込みの制御に利用する。割込みフィルタ２７は
コプロセッサの応答を禁止するためＩ１０バス１６から
の割込みラインを選択的に遮断することができる。割込
みフィルタ２７によって、主プロセツサ１１はコプロセ
ッサカード２２へのＩ１０書込みで割込みを発生するこ
とができる。これによれば、コプロセッサは任意の割込
みを直接処理することができるし、主プロセッサ１１は
その割込みを処理することおよび１つの割込みをコプロ
セッサに再生すること自体を要求することができる。し
たがって主プロセツサ１１は任意のＩ１０装置をシミュ
レートすることができる。
割込みフィルタ２７の構成を第３図に示した。
コプロセッサカード２２に関連する可能性のある４つの
タイプの割込みについて説明する。第１のタイプの割込
み（おそらくこれが最も普通であろう）はバス割込みラ
インがセットになったライン群３１を介してＡＮＤゲー
トがセットになったＡＮＤゲート群３０に到達する。説
明の簡単のため、ライン群３１を介してＡＮＤゲート群
３０に伝達される割込みのレベルをレベルエないし５と
する。
これらレベル１ないし５は割込みの１つがＡＮＤゲート
群３ｏのうちの適切な１つのＡＮＤゲートのところに到
達したと仮定すると、このＡＮＤゲートが割込みマスク
レジスタ３２（後述する）で適切に条件付けられたとき
その割込み信号はＡＮＤゲート群３０、ＯＲゲート群３
３、割込みコントローラ３４、およびコプロセッサ３５
への割込みラインを通る。前述したようにコプロセッサ
３５がインテル社の８０２８６なら、割込みコントロー
ラ３４はインテル社の８２５９でもよい。
割込み信号を通すＡＮＤゲート群３０を適切に条件付け
るため、割込みマスクレジスタ３２にはＩ１０バス１６
のデータ部分であるＩ１０データバス１６ａを介して主
プロセツサ１１によるロードが必要である。レベルエな
いし５の割込みの各々に対してＡＮＤゲート群３０の個
々のＡＮＤゲートを適切に条件付けるために、主プロセ
ツサ１１がコプロセッサ３５にレベル１ないし５の割込
みの１つに直接応答させたいときは、割込みマスクレジ
スタ３２におけるレベルエないし５の割込みの各々に関
連して別々のビットがセットされる。
したがって主プロセツサ１１が資源を使用中であるため
にコプロセッサ３５のレベル１ないし５の割込みに対す
る直接の応答を許すことができないときは、主プロセツ
サ１１はコプロセッサ３５の応答を禁止したいというこ
とを示す特定の割込みに関して割込みマスクレジスタ３
２における対応する１つのビットを動的に制御すること
ができる。
たとえば、レベル３の割込みが固定ディスク装置１７に
関連したものであるとする。さらに、コプロセッサ３５
が固定ディスク装置１７の読取りまたは書込みに関係し
ているとする。ここでもし主プロセツサ１１が固定ディ
スク装置１７へのアクセスを要求しようとするときは、
主プロセツサ１１は割込みマスクレジスタ３２において
レベル３の割込みに関連するビットを１からゼロにリセ
ットすることができる。これにより、レベル３の割込み
に関連するＡＮＤゲート群３ｏのうちの１つのＡ　Ｎ　
Ｄゲートの条件付けの解除が行われる。
コプロセッサカード２２に関連する第２のタイプの割込
みは、内向きの割込みとは異なる外向きの割込みである
。この場合、コプロセッサカード２２における他の論理
３７が主プロセツサ１１へ割込みを発生する必要がある
。この割込みは第３図ではレベル６として示した。この
割込みはライン群３１の中には入っていないので、ＡＮ
Ｄゲート群３０には伝達されない。この割込みは主プロ
セツサ１１へ向けられるものでありコプロセッサ３５へ
向けられるものではないから、これは当然のことである
。
コプロセッサカード２２に関する第３のタイプの割込み
は、コプロセッサカード２２から発せられる（コプロセ
ッサカード２２上のローカルＩ１０装置の１つから発せ
られる）コプロセッサへの割込みである。前述の如く、
そのようなローカルエ／○装置の１つは、たとえば、タ
イマである。
この場合、ローカルエ／○装置群４０からの割込みはコ
プロセッサ３５へ割込み信号を伝える割込みコントロー
ラ３６のレベル０の割込み入力にライン３６を介して直
接伝えられる。
第４のタイプの割込みは主プロセツサ１１によってシミ
ュレートされるコプロセッサ３５への割込みである。ラ
イン群３１を介してではなく、Ｉ１０バス１６のＩ１０
データバス１６ａを介して主プロセツサ１１からのシミ
ュレー１〜された割込”みがコプロセッサカード２２に
入る。Ｉ１０データバス１６ａ上にそのような割込み信
号−があると、割込み強制レジスタ４１は割込みレベル
エないし７の任意の１つの割込み信号を割込みコントロ
ーラ３４へ直接伝える。レベル７の割込みは決してライ
ン群３１にはあられれないということに留意されたい。
したがってレベル７の割込みは、工１０データバスｉ　
６　ａを介する適切な信号のセットに応答する割込み強
制レジスタ４１でしか強制できない。このことにより、
主プロセツサはＩ１０バス１６に割込みラインの割り当
てられていないキーボードのような装置に割込み機能を
提供することができる。レベル６の割込みはライン群３
１を介してコプロセッサカード２２外から伝えることも
できるし、同時に、以上のレベル７の割込みのように強
制することもできる。このように１つの割込みレベルを
主プロセツサ１１およびコプロセッサ３５の間の双方向
通信経路として使用することができる。
次に第４図に示す論理すなわちＩ１０フィルタ２６につ
いて説明する。この論理によれば、主プロセツサ１１の
Ｉ１０装置の現使用状況に応じてコプロセッサのこれら
Ｉ１０装置への直接のアクセスを禁することができる。
たとえばコプロセッサ３５が固定ディスク装置１７から
データを読み取りたいというような状態を考えてみる。
コプロセッサ３５はコプロセッサのアドレスバス４５を
介して固定ディスク装置１７のアドレスを知らせる。こ
のアドレスはマルフブレクサ４７を介してトラップＲＡ
Ｍ４６においても利用可能となる。
主プロセツサ１１が固定ディスク装置１７を現に使用し
ているとすると、トラップＲＡＭ４６に固定ディスク装
置１７のアドレスが伝えられたときこのアドレスに対応
するトラップＲＡＭ４Ｇにおけるアドレスのところから
ゼロのデータビットが出力される。このゼロのデータビ
ットが出力される。このゼロのデータビットは″データ
″ラインを介してトラップ制御論理４８に伝えられる。
この時点でトラップ制御論理４８はコプロセッサ３５か
らのＩ１０読取りラインおよび工／○書込みラインに直
列されたゲート群４９への′″Ｒ／Ｗ（読取／書込）遮
断″信号を上げる。これにより、コプロセッサカード２
２（コプロセッサ３５）から発せられる工／○読取り信
号および工／○書込み信号が遮断される。
コプロセッサ３５はＩ１０装置からのデータ読取りを試
行中ということで、自身のＩ１０読取り信号を上げてい
る。Ｉ１０読取りラインおよびＩ１０書込みラインはま
たトラップ制御論理４８への入力でもあるから、トラッ
プ制御ＲＡＭ４６がらのゼロのビットとこのＩ１０読取
り信号があるとトラップ制御論理４８は読取りトラップ
シーケンスを開始する。トラップ制御論理４８はすぐに
トラップ信号（パ作動不能″ライン）を発してサイクル
の途中でコプロセッサ３５を停止させる。
このとき、トラップ制御論理４８はＩ１０バス１６のア
ドレスバス部分であるＩ１０アドレスバス１６ｂへのゲ
ート群５０とＩ１０バス１６のデータバス部分であるＩ
１０データバス１６ａへのゲート群５１の減勢も行う。
これらの動作により、コプロセッサ３５とＩ１０バス１
６との接続を完全に断つことができる。
バスアービタ５３へのライン５２に信号があると“−Ｍ
ＳＴ　（マスタ）″ラインは非活動化される。これによ
り、Ｉ１０バス１６に関するコプロセッサカード２２の
どんな制御権も放棄される。
トラップ制御論理４８はＡＮＤゲート５６への入力であ
るライン５５にも信号を発生する。ＡＮＤゲート５６へ
のもう一方の入力は割込み制御レジスタ５７からのもの
である。Ｉ１０トラップシーケンスについての割込みを
許すため主プロセツサ１１が既に割込み制御レジスタ５
７をセットしていれば、ＩＲＱ１５（レベル１５の割込
み）信号がＡＮＤゲート５６から出力される。次に主プ
ロセツサ１１はＩＲＱ１５信号によって、または他の例
ではコプロセッサの状況レジスタ６２をポーリングする
ことによってサービス要求を検知する。
トラップ制御論理４８からライン５５に供給される信号
は一対のＡＮＤゲート６ｏおよび６１の入力にも印加さ
れる。ＡＮＤゲート６０および６１の各々の他方の入力
はそれぞれコプロセッサ３５からのＴ／○読取り信号お
よびＩ１０書込み信号である。したがって、ライン５５
に信号があるとＡＮＤゲート６０またはＡＮＤゲート６
１は状況レジスタ６２の成るビットをセットする。必要
とするデータバスが８ビツトであるか１６ビツトである
かを表わすコプロセッサ３５から出力される”　８　／
　１６　”信号も状況レジスタ６２への入力である。し
たがって、主プロセツサ１１はサービス要求を検知する
と、ライン群６３からゲート６４を介して■／○データ
バス１６ａに通される状況レジスタ６２の内容を読み取
る。
これで主プロセツサ１１は、コプロセッサ３５が８ビツ
トまたは１６ビツトのデータチャネルで１つのＩ１０装
置からのデータの読取りを試行したということがわかる
。そうすると主プロセツサ１１はコプロセッサ３５のト
ラップアドレスレジスタ２０１（第６図）からのアドレ
ス（トラップアドレス）の読取りを行う。この読取りが
デコーダ７０（第５図）によって検知されると選択バス
７５における１つの選択ラインが活動化されてトラップ
制御論理４８が付勢される。そしてゲート６５が開きコ
プロセッサ３５のアドレスバス４５からＩ１０データバ
ス１６ａにそのアドレスが通される。こうして主プロセ
ツサ１１は、コプロセッサ３５の試行した読取りのアド
レスを取得する。
ここで主プロセツサ１１はその工／○装置に直接読取り
要求を発することもできるし、読取りデータに関して必
要な計算を遂行することもできる（後者はそのＩ１０装
置がエミュレートされたものであるときに重要なもので
ある）。主プロセツサ１１は読取りデータ（または必要
な計算を施した読取りデータ）を取得し、ゲート群６６
を介してそのデータをＩ１０データバス１６ａからコプ
ロセッサのデータバス６７に書き込む。すなわちコプロ
セッサ３５に書き込む。工／○データバス１６ａへのト
ラップアドレスの書込みと同じように、コプロセッサの
データバス６７への読取りデータの書込みはゲート群（
ただし６６）を介して行う。
こうして読取りデータがコプロセッサ３５に書き込まれ
たので、トラップ制御論理４８はコプロセッサ３５への
゛′作作動不能倍信号下げてコプロセッサ３５の処理を
許可する。これでコプロセッサ３５はデータバス６７に
保持されているそのデータを受は取ってあたかも実際に
Ｉ１０装置を読み取ったかのようにしてそのオペレーシ
ョンを進行する。
以上の読取りトラップオペレーションのシーケンスは書
込みトラップオペレーションの場合でもほとんど同じで
ある。書込みトラップの場合、主プロセツサ１１は読取
りトラップと同じようにトラップアドレスを取得して、
トラップデータレジスタ２０３（第６図）に読取り要求
を発する。この読取りがデコーダ７０で検知されると１
選択バス７５における１つの選択ラインが活動化されて
トラップ制御論理４８を付勢する。これでゲート群５１
が開いてそのデータがコプロセッサのデータバス６７か
らＩ１０データバス１６ａに通る。
主プロセツサ１１は必要ならそのデータを成る工／○装
置に書き込むことができる。そうせずに、他の何らかの
目的で主プロセツサ１１がこのデータを使用するためこ
れをコプロセッサ３５から主プロセツサ１１へ送ること
が望ましいときは、このプロシージャは続行できる。
真のＩ１０装置への書込みの要求がないので以上のよう
な読取りまたは書込みのトラップは、診断モードにおけ
るコプロセッサ３５および主プロセツサ１１の間でのデ
ータの受渡しや、コプロセッサ３５の入出力オペレーテ
ィングシステムから主プロセツサ１１で走行するサービ
スルーチンへのパラメータおよびパラメータアドレスの
送信に関してこれら２つのプロセッサのオペレーション
の同期（一般的にはセマフォとして知られている）に大
変都合がよい。
第５図を参照しながら、主プロセツサ１１によるトラッ
プＲＡＭ４６へのロードを説明する。トラップＲＡＭ４
６はｎＸ１のスタティックＲＡＭでもよい。第４図のと
ころで説明したように、トラップＲＡＭ４６がアドレス
されると指定されたそのアドレスのところに存在する１
つのビットの状態によって、トラップ制御論理４８はコ
プロセッサ３５がＩ１０バス１６上の１つのＩ１０装置
を直接アクセスできるのかどうかがわかる。説明の都合
上、この選択されたアドレスのところの２進値ゼロで、
コプロセッサ３５は選択された工／○装置を直接アクセ
スすることができないということを意味し、一方２進値
１で、コプロセッサ３５はトラップＲＡＭ４６における
アドレスに対応するＩ１０バス１６上の特定のＩ１０装
置への直接アクセスが可能であるということを意味する
ものとする。主プロセツサ１１がトラップＲＡＭｌ６に
おけるこの特定のビットの状態を動的に変更できるとい
うことは、本発明の特に有益かつ重要な特徴である６ 主プロセツサ１１がＩ１０バス１６の制御権を有してい
ると、“−ＭＳＴ”ラインはハイレベルである。主プロ
セツサ１１がＩ１０アドレスバス１６ｂに成る特定の″
トラップＲＡＭ更新”アドレスを供給すると、デコーダ
７０は、主プロセツサ１１がトラップＲＡＭ４６におけ
る１つのビットの状態を更新したいのだということがわ
かる。
ライン７１に供給されるデコーダ７０の出力でマルチプ
レクサ４７はデフオールド状態（第４図で説明した如く
、コプロセッサのアドレスバス４５の内容がマルチプレ
クサ４７を介してトラップＲＡＭ４６に通るような状態
）から、工／○データバス１６ａおよびコプロセッサの
データバス６７の内容がマルチプレクサ４７を介してト
ラップＲＡＭ４６に通るような一時的な状態に切り換る
。
これには第４図におけるゲート群６６の付勢も必要であ
る。このようにしてマルチプレクサ４７の状態が切り換
って、Ｉ１０データバス１６ａおよびコプロセッサのデ
ータバス６７に主プロセツサ１１によって少なくともｍ
＋１ビツトが印加されると、そのうちのｍビットはトラ
ップＲＡＭ４６における特定のビットのロケーションを
アドレスするためマルチプレクサ４７を通る。一方、残
りの１ビツトはゲート６８を介してデータバス６７から
トラップＲＡＭ４６の″データ″端子へ通される。これ
と並行して主プロセツサ１１はＩ１０バス１６の工／○
書込みラインをハイレベルに上げる。デコーダ７ｏのラ
イン７１の信号もハイレベルなので、ＡＮＤ−ゲート７
２はトラップＲＡＭ４６の″書込み″端子にハイレベル
の信号を供給する。このようにして主プロセツサ１１は
特定のＩ１０装置に対応するトラップＲＡＭ４６におけ
る特定のアドレスのところにゼロまたは１を書き込むこ
とができる。
第３図に示した割込み強制レジスタ４１および割込みマ
スクレジスタ３２において特定のビットを２進のゼロま
たは１つのレベルにセットするのも、これと同様なデコ
ーダ８０を使って同じようにして行うことができる。
以上に示したように本発明によれば、コプロセッサの試
行した工／○装置への直接のアクセスを必要に応じて選
択的に禁止し、このアクセスを主プロセツサが代行する
ことによりコプロセッサはその後の処理を引き続いて進
行することができる。
これはその工／○装置がエミュレートされたものである
ときに特に有益である。というのは、コプロセッサがＩ
１０装置から読み取ろうとしていたデータがそのままで
はコプロセッサには使えないようなものであるときや、
コプロセッサがＩ１０装置に書き込もうとしていたデー
タがそのままでは工／○装置には使えないようなときは
、コプロセッサのアクセスを選択的に禁止しこれを代行
することにより主プロセツサがそのデータに対して必要
な計算を施すことができるからである。もちろん、これ
らの場合以外にも本発明の概念は有益である。コプロセ
ッサの工／○装置への直接アクセスの選択的な禁止は主
プロセツサにより動的に制御できるから、システム構成
の変更があってもより柔軟に対応することができる。
以下に読取りトラップオペレーションおよび書込みトラ
ップオペレーションのより具体的な実施例をステップ的
に表わしたものを示す。
これらのオペレーションは、前述の如く主プロセツサ１
１がＩＲＱ１５信号でサービス要求を検知して状況レジ
スタ６２を読み取ることによって（または他の実施例に
よれば状況レジスタ６２をポーリングすることによって
）、読取りトラップまたは書込みトラップのいずれが必
要とされるかに応して呼び出される。
読取りトラップオペレーション ・読取りトラップ開始 ・トラップアドレスレジスタの内容をトラップアドレス
とする（トラップアドレスの取得）・トラップアドレス
テーブル（トラップアドレスを記憶するテーブル）でト
ラップアドレスを比較する ・トラップアドレスがセマフォアドレスのときは、・セ
マフォオペレーションの指示を実行する・計算されたセ
マフォの応答をトラップデータとする ・トラップアドレスが共有された工／○装置のものであ
るときは、 ・工／○装置をコプロセッサに割り岩てることができる
なら、 ・その旨トラップＲＡＭを設定する ・Ｉ１０装置のポートを読み取りこれを読取リデータと
する 、　　・Ｉ１０装置をコプロセッサに割り当てることが
できないなら、 ・ユーザにその旨通知する ・トラップアドレスがエミュレートされたＩ１０装置の
ものであるときは、 ・必要なら実際のＩ１０装置から読取りを行い、エミュ
レートされた読取り応答を計算しこれを読取りデータと
する ・以上の場合以外はトラップを発生すべきでないのでユ
ーザにその旨通知する ・以上のステップの後、１６ビツトフラグがオフのとき
は、 ・アドレスに応じて読取りデータの上位バイトおよび下
位バイトに交換してコプロセッサが正しいパスラインで
データを受は取れるようにする ・以上のようにしてトラップされたデータをトラップデ
ータレジスタに入れる（コプロセッサへのデータの送信
） ・読取りトラップ終了 ゛みトラップオペレーション ・書込みトラップ開始 ・トラップアドレスレジスタの内容をトラップアドレス
とする（トラップアドレスの取得）・トラップアドレス
テーブルでトラップアドレスを比較する ・トラップアドレスがセマフォアドレスのときは、・ト
ラップデータレジスタの内容を書込みデータとする ・１６ビツトフラグがオフなら、 ・アドレスに応じて書込みデータの上位バイトおよび下
位バイトを交換して正しいバイトを処理できるようにす
る ・１つのパラメータとして書込みデータを用いることに
よりセマフォオペレーションの指示を実行する。
・トラップアドレスが共有されたＩ１０装置のものであ
るときは、 ・Ｉ１０装置をコプロセッサに割り当てることができる
なら、 ・その旨トラップＲＡＭを設定する ・トラップデータレジスタの内容を書込みデータとする ・１６ビツトフラグがオフなら、 ・アドレスに応じて書込みデータの上位バイトおよび下
位バイトを交換して正しいバイトを処理できるようにす
る ・適切なエミュレーションを行う（データの計算） ・必要なら実際のＩ１０装置に書込みデータまたは計算
されたデータを書込む ・以上の場合以外はトラップを発生すべきでないのでユ
ーザにその旨通知する ・書込みトラップ終了 以下に示すコプロセッサに関するＩ１０装置可用性設定
オペレーションはトラップＲＡＭ４６の設定のより具体
的な実施例をステップ的に表わしたものである。
Ｔ／○装置可用性設定オペレーション ・初期設定開始 ・コプロセッサを停止させる ・割当てに関して記憶されたテーブルを使ってトラップ
ＲＡＭへの書込みを行う ユーザにはプリンタのようなＩ１０装置を必要に応じて
主プロセツサまたはコプロセッサに割り当てることので
きる選択メニューが与えられ、ユーザの選択があると現
在の割当ての状況を表わすようにこのテーブルを変更す
る ・他の内容、およびＩｌｏに関する割込みを割込み制御
レジスタに入れる ｌ１０）−ラップに関するコプロセッサの割込みを付勢
する ・コプロセッサを始動させる ・初期設定終了 Ｆ１発明の詳細 な説明したように本発明によれば、主プロセツサおよび
コプロセッサを有するシステムにおいてより有益な資源
の共用が可能となる。
これは主プロセツサを用いた高性能のシステムにおいて
コプロセッサを付加して既存のプログラムを変更するこ
となく引き継いて使用したいような場合に特に有効であ
る。
【図面の簡単な説明】
第１図は本発明を適用することのできる主プロセツサお
よびコプロセッサの両方を用いたコンピュータシステム
の構成例を示す図、第２図は第１図に示したコンピュー
タシステムのコプロセッサカード２２の概略的な構成を
示す図、第３図は第２図に示したコプロセッサカード２
２の割込みフィルタ２７の構成を示す図、第４図は第２
図に示したコプロセッサカード２２のＩ１０フィルタ２
６の構成を示す図、第５図は主プロセツサによるＩ１０
フィルタ２６のセットアツプの説明に供する図、第６図
は第３図ないし第５図に示した論理に関するレジスタを
総括的に示す図である。 コンピュータシステム 第１図 了ドレスＪぐ又

Claims (2)

    【特許請求の範囲】
  1. （１）第１のプロセッサと、第２のプロセッサと、バス
    に接続された少くとも１つの入出力装置とを含むデータ
    処理システムであつて、 （ａ）前記入出力装置に試行された前記第２のプロセッ
    サによる直接のアクセスを選択的に禁示し且つ前記第１
    のプロセッサにより動的に制御可能な第１の手段と、 （ｂ）前記第２のプロセッサの試行したアクセスが禁示
    されたとき、該アクセスを前記第１のプロセッサに代行
    させる第２の手段と、 を有することを特徴とするデータ処理システム。
  2. （２）前記入出力装置が実入出力装置またはエミユレー
    トされた入出力装置であることを特徴とする特許請求の
    範囲第（１）項記載のデータ処理システム。
JP60283222A 1985-02-28 1985-12-18 デ−タ処理システム Granted JPS61202269A (ja)

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