JPH0689269A

JPH0689269A - プロセッサの制御装置、プロセッサの休止装置およびそれらの方法

Info

Publication number: JPH0689269A
Application number: JP4059350A
Authority: JP
Inventors: Greg Woods; グレッグ・ウッズ; Basset Carroll; キャロル・バセット; Robert Campbell; ロバート・キャンプベル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-02-13
Filing date: 1992-02-13
Publication date: 1994-03-29
Also published as: US5524211A

Abstract

(57)【要約】【目的】マルチプロセッサ・システムの複数のプロセッ
サへのアドレス指定およびデータ転送を迅速かつ高性能
に処理することを可能にする。【構成】本発明は複数のプロセッサ毎に割り当てられ、
関連するプロセッサとシステム・バスと通信する。各プ
ロセッサを制御する本発明の一実施例ではビット・レジ
スタとワード・レジスタを備え、前記ビット・レジスタ
に実装された選択機能によって１またはそれ以上のプロ
セッサへ同時にメッセージを送ることが可能となる。ま
た、システム・バスのデータ・バイトをビット・スライ
スまたはマスクによって、上記のレジスタ・セットのイ
ネーブルを選択的におこなう。即ち、ビット・レジスタ
が活性化されると対応するワード・レジスタがイネーブ
ルされる。また、ビット・レジスタにポーズ・レジスタ
を実装することで、複数のプロセッサを任意に同時に休
止させる。さらに、識別レジスタを実装し、プロセッサ
の位置を読み出すことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムに
関し、詳細にはマルチプロセッサ（ＭＰ）システムにお
いてプロセッサに対して高性能なアドレス指定とデータ
転送を提供するコンピュータ・アーキテクチャに関する
ものである。

【０００２】

【従来の技術とその問題点】パーソナルコンピュータ
（ＰＣ）業界の急速な発展の結果として、従来のミニコ
ンピュータやメインフレーム・コンピュータによって処
理されていた高性能アプリケーションにハイエンドのＰ
Ｃが用いられるようになった。これら高性能アプリケー
ションは、ＰＣユーザが納得するリアルタイム処理を提
供するため、たくさんの周辺装置との高速でのインタラ
クション及び膨大な量のデータの操作が要求される。

【０００３】その結果、マルチプロセッサは、スピード
の最大化をするためにパラレルに実行することができる
タスクや応答性を割当てによってＰＣアーキテクチャに
インプリメント（ｉｍｐｌｅｍｅｎｔ）される。設計
上、マルチプロセッサ（ＭＰ）システムの個別プロセッ
サは通常マルチスレッドの命令セットを介して複数の命
令を同時に実行し、トランザクションを同時に処理す
る。

【０００４】ＭＰシステムに追加されるプロセッサが多
くなるほど、プロセッサの通信と制御はさらに複雑にな
る。一般に、プロセッサはいくつかのバスからなるバス
・ネットワークを介して通信しなければならない。さら
に、バス・ネットワークを通ってプロセッサのアドレス
指定とプロセッサへのデータ通信は、プロセッサの数が
増えるにつれてＭＰシステムにとって過剰の負担とな
る。一つの理由として、プロセッサの数の増加とともに
バス・ネットワーク上の交通量の増加が生じることが挙
げられる。なぜならば、より多くのプロセッサがアドレ
ス指定とデータ転送機能を実行するためにバスの制御を
めぐって競合するからである。したがって、ＭＰシステ
ムが遅くなり、実行可能なプロセッサの総数が制限され
る。さらに、ＭＰシステムに追加されるプロセッサが増
えると、プロセッサの時間遅延が増大すると同時にプロ
セッサがバスの制御をめぐって競合し、そして制御を受
けるまで待たなければならない。したがって、データの
同時処理によってスピードを増加させるプロセッサの追
加の目的は、プロセッサ時間の浪費に相当するプロセッ
サ遅延の増加によって達成することができない。

【０００５】最後に、産業界にはＰＣアーキテクチャの
ための多様なバスやプロセッサが存在するため、上述の
問題に対する解決策はインプリメンテーションにあたっ
て柔軟性のあるものでなければならない。かかる解決法
は価格的に妥当なものとなるよう、ＭＰシステムに組み
込むことができる市販の種々のバスやプロセッサのプロ
トコル及び互換性のあるモデルに対応できるものでなけ
ればならない。

【０００６】

【発明の目的】本発明の目的は上述の問題点を解決し、
価格的に妥当なインプリメントが可能である、多重プロ
セッサ（ＭＰ）システムにおけるプロセッサへの高性能
なアドレス指定及びデータ転送を可能にすることにあ
る。

【０００７】

【発明の概要】本願発明では、ＭＰシステムの各プロセ
ッサに一つの装置が割り当てられる。この装置はシステ
ム・バス上の専用データ・ビットを認識するように適合
された少なくとも一つのビット・レジスタを有する。こ
の装置はさらにこのシステム・バス上のデータ・バイト
へのアクセスを有する少なくとも一つのワード・レジス
タを含むものである。この装置内の複合ロジックはシス
テム・バスと通信し、ビット・レジスタとワード・レジ
スタを制御する。

【０００８】本発明の一実施例においては、「選択」機
能が考察されている。復号ロジックは選択レジスタと呼
ばれるビット・レジスタの状態にしたがってワード・レ
ジスタをインエーブル、あるいはディスエーブルとす
る。動作時には、このＭＰシステムの選択レジスタは次
のように用いられる。まず、一つあるいはそれ以上のプ
ロセッサを選択的に起動するデータ・バイトがシステム
・バス上に発生する。第二に、各選択レジスタにおいて
このデータ・バイトからの専用データ・ビットが認識さ
れる。第三に、各装置中の活性状態の専用データ・ビッ
トを認識するワード・レジスタがインエーブルとされ
る。最後に、前のステップで活性状態の専用データ・ビ
ットを受け取った各装置中のワード・レジスタが同時に
書き込まれる。このようにしてＭＰシステムの各プロセ
ッサに付随する選択レジスタはプロセッサの選択的かつ
同時制御を可能とすることができる。

【０００９】本発明の他の実施例においては、ＭＰシス
テムの各プロセッサに割り当てられた装置が「ポーズ
（ｐａｕｓｅ）」機能を実行する。ＭＰシステムの装置
は選択レジスタと同様にシステム・バス上のデータ・バ
イトからのデータ・ビットを認識するように適合された
ポーズ・レジスタを含む。しかし、ポーズ・レジスタは
関連するローカル・プロセッサをインエーブルとするか
あるいはディスエーブルとする。動作時には、ポーズ機
能は次のように実装（ｉｍｐｌｅｍｅｎｔ）される。ま
ず、一つあるいはそれ以上のプロセッサを選択的にポー
ズ（休止）させるデータ・バイトがシステム・バス上に
生成される。第二に、ポーズ・レジスタにおいてデータ
・バイトからの専用データ・ビットが認識される。最後
に、活性状態の、対応する専用データ・ビットを有する
一つあるいはそれ以上のプロセッサが夫々ポーズされ
る。したがって、、ＭＰシステムのポーズ・レジスタは
一つあるいはそれ以上のプロセッサの選択的なポーズを
同時に可能とすることができる。

【００１０】本発明のさらに他の実施例においては、こ
の装置内での「識別」機能の実装が考察されている。こ
の識別機能を実装するために、各プロセッサにビット識
別レジスタが結合される。識別レジスタは選択レジスタ
やポーズ・レジスタと同様にシステム・バス上の専用デ
ータ・ビットにアクセスするよう適合される。しかし、
各識別レジスタは、対応するローカル・プロセッサがデ
ータ・バスを介してすべての識別レジスタからの各専用
データ・ビットからなるデータ・バイトにアクセスして
いる時に、活性状態となる。したがつて、識別レジスタ
はシステム・バス上にデータ・バイトを集合的に提供
し、データ・バイトを要求したプロセッサの位置を示
す。動作時においては、識別レジスタは次のように達成
される。まず、ローカル・プロセッサに結合された識別
レジスタが、ローカル・プロセッサがデータ・バスを介
してすべての識別レジスタからの各専用データ・ビット
からなるデータ・バイトにアクセスしている時に活性状
態となる。第二に、このデータ・バイトがローカル・プ
ロセッサにおいてシステム・バスから読み出される。最
後に、このデータ・バイトに基づいてローカル・プロセ
ッサの位置がローカル・プロセッサにおいて判定され
る。したがって、ＭＰシステムのこの識別レジスタはい
かなるプロセッサ中のプログラムもＭＰシステム中のこ
のプロセッサのアドレスあるいは位置を識別することを
可能とする。

【００１１】本発明は上述した従来技術の問題点を克服
し、さらに以下の特徴と利点を提供するものである。ま
ず、本発明はＭＰシステム中のプロセッサを選択的かつ
同時に制御することを可能とし、それによってＭＰシス
テムの性能を向上させる。第二に、本発明はＭＰシステ
ムのバス上のアドレス指定やデータ通信を含む交通量を
低減する。その結果、ＭＰシステム全体の応答とスピー
ドが向上し、それによってＭＰシステムにインターフェ
ースすることのできるプロセッサの数が増える。第三
に、本発明はこのＭＰシステムに組み込まれる可能性の
ある従来の種々のバスのプロトコルもしくは互換性モデ
ルを再定義することなく実行することができる。第四
に、本発明は汎用性のあるプロセッサの構成を可能とす
る。換言すれば、本発明は同種のあるいは異種のＭＰＵ
で実施することができる。たとえばＩＮＴＥＬ型（米国
ＩＮＴＥＬ社製）のＭＰＵとＭＯＴＯＲＯＬＡ型（米国
Ｍｏｔｏｒｏｌａ社製）のＭＰＵを混在させることがで
きる。第五に、本発明はＭＰシステムにポーズ機能を実
装することを可能とする。ＭＰシステムをデバッグする
ときは、いかなるプロセッサの、あるいは全プロセッサ
中のいかなる部分の動作も簡単に一時停止させることが
でき、他のプロセッサはその間分析することができる。
第六に、本発明はＭＰシステムに識別機能を実装するこ
とを可能とする。ある特定のＭＰＵの動作中において、
プログラム・コードは関連する制御ユニットのレジスタ
・セット内のレジスタを読み出し、それによって自己の
識別を容易かつ迅速に行うことができる。本発明の他の
特徴および利点は、当業者には以下の詳細な説明を検討
することによって理解することができる。他のあらゆる
特徴と利点をここに含むべく意図するものである。

【００１２】

【発明の実施例】

１．本発明のグローバル・アーキテクチャ図１は本発明のアーキテクチャを示す。マルチプロセシ
ング（ＭＰ）システムはそれぞれのｎ個の中央処理装置
（ＣＰＵ）１０８、１１０、１１２を夫々有するｎ個の
マイクロプロセッサ（ＭＰＵ）１０２、１０４、１０６
を有する。図１のマルチプロセシング（ＭＰ）システム
はパーソナルコンピュータ（ＰＣ）中でインプリメント
することができる。

【００１３】図１に示すように、ｎ個のＭＰＵ１０２、
１０４、１０６は対話の目的上システム・バス１１４を
介して通信を行う。ＭＰＵ１０２、１０４、１０６はい
くつかのアーキテクチャ的に絶縁されたバス上に配置す
ることができる。つまり、システム・バス１１４は適切
なインターフェースとバッファ・デバイスで相互接続さ
れた同種あるいは異種のバスの組合せとすることができ
る。さらに、ｎ個のＭＰＵ１０２、１０４、１０６はい
ずれもＩ／Ｏスロット（図示せず）を介してシステム・
バス１１４に接続された従来の入出力（Ｉ／Ｏ）カード
（図示せず）上に配置することができる。

【００１４】さらに、ｎ個の制御ユニット１２２、１２
４、１２６は対応するｎ個のＭＰＵ１０２、１０４、１
０６の通信と制御を管理するために設けられている。ｎ
個のＭＰＵ１０２、１０４、１０６にはそれぞれ専用の
外部制御ユニットが割り当てられている。さらにｎ個の
制御ユニット１２２、１２４、１２６はそれぞれＭＰシ
ステム中のそれらに対応するＭＰＵの通信と制御を管理
する働きをする。

【００１５】ｎ個の制御ユニット１２２、１２４、１２
６はそれぞれ対応するレジスタ・セットあるいはレジス
タの「スタック」を含む。図２に示すように、ｎ個の制
御ユニット１２２、１２４、１２６はそれぞれに対応す
るｎ個のレジスタ・セット１３２、１３４、１３６を含
む。ｎ個のレジスタ・セット１３２、１３４、１３６は
それぞれ対応する一つのＣＰＵ１０８、１１０、１１２
によって継続的にモニタされる。

【００１６】２．制御ユニットのアーキテクチャ図２は本発明の好適な一実施例である制御ユニットの詳
細なブロック図である。

【００１７】説明を簡略化するために、制御ユニット１
２２とそれに付随するＭＰＵ１０２だけを示す。しか
し、図２に示すアーキテクチャおよび以下の説明は制御
ユニット１２２、１２４、１２６のすべてに適用される
ものである。図２に示すように、制御ユニット１２２は
レジスタ・セット１３２と復号ロジック２０２を含む。
本発明によれば、レジスタ・セット１３２中のレジスタ
のいくつかはビット・レジスタ２０４であり、他はワー
ド・レジスタ２０６である。Ａ．ビットレジスタ動作時において、復号ロジック２０２は制御バス２０８
を介してシステム・バス１１４からアドレスを読み出
す。このアドレスはデータ読みだしあるいはデータ書き
込みに対応する。したがって、ビット・レジスタのセッ
ト２０６中のある特定のビット・レジスタ（列）が復号
ロジック２０２によって選択され、あるいはインエーブ
ルとされる。

【００１８】さらに、ビット・レジスタ２０４はすべて
データ・ライン２１０を介してシステム・バス１１４上
のある特定のデータ・ビットから読み出し及び書き込ま
れる。言い換えれば、システム・バス１１４上に送信さ
れる３２ビットデータ・バイトは次に図３に基づいて詳
述するように「ビット・スライス（ｂｉｔｓｌｉｕ
ｄ）」される。またビット・レジスタを「ビット・マス
ク（ｂｉｔｍａｓｋ）」し、それによって同じ機能を
提供するより大きなレジスタとすることも考察してい
る。したがって、以下の説明は後者の例にも適用するこ
とができる。

【００１９】図３に示すように、ｎ個の制御ユニット１
２２、１２４、１２６はシステム・バス１１４上の各デ
ータ・バイト中の一つあるいはそれ以上の異なるビット
に報告、あるいはそれを聞く（ｌｉｓｔｅｎ）ことがで
きる。したがって、矢印３０２に示すように、制御ユニ
ット１２２にはシステム・バス１１４上のデータ・バイ
ト３０６のビット３０４が割り当てられる。矢印３０８
に示すように、制御ユニット１２４にはビット３１０が
割り当てられる。最後に、矢印３１２に示すように、ｎ
番目の制御ユニット１２６にはビット３１４が割り当て
られている。

【００２０】さらに、一つのＩ／Ｏカード上に一または
それ以上のｎ個のＣＰＵ１０８、１１０、１１２が設け
られ、ｎ個の制御装置１２２、１２４、１２６のそれぞ
れに一つのデータビットだけが割り当てられた（一また
はそれ以上のデータ・ビットはビット・スライスされ
る）場合の実装を簡略化するために、割り当てられたビ
ットは関連するＣＰＵからなるＩ／ＯカードのＩ／Ｏス
ロット番号と同じとすることができる。たとえば、図３
に示すように、参照番号３１８に示すようにスロット
「０」にあるＩ／Ｏカード３１６上のＣＰＵ１０８には
データ・ビット「０」あるいはビットｂ_oが割り当てら
れる。さらに、符号３２２に示すようにスロット「１」
にあるＩ／Ｏカード３２０上のＣＰＵ１１０にはデータ
ビット「１」あるいはビットｂ₁が割り振られる。以下
同様である。

【００２１】Ｂ．ワード・レジスタ図２において、ワード・レジスタはデータ・バス２１２
を介してシステム・バス１１４上の３２のデータ・ビッ
トからの読み出しおよびそこへの書き込みを行う。ワー
ド・レジスタのセット２０４中のある特定のレジスタ
（列（ｒｏｗ））が、ビット・レジスタ２０６の場合の
動作と同様に、選択され復号ロジック２０２によってイ
ンエーブルとされる。

【００２２】３・本発明の方法論ビット・レジスタ、ビット・スライシング（あるいはマ
スキング）およびフル・サイズのワード・レジスタによ
って、本発明はｎ個の各ＭＰＵ１０２、１０４、１０６
あるいはそのサブセットに対して同時の、独立する制御
を提供することができる。本発明では以下に詳述するよ
うに（１）選択機能、（２）ポーズ機能、（３）識別機
能の実装を考察している。

【００２３】Ａ．選択機能図２は選択レジスタ２１４を示す。これはビット・レジ
スタ・セット２０６のビット・レジスタの一つである。
選択レジスタ２１４はローカル・ワード・レジスタ２０
４またはそのサブセットをインエーブル及びディスエー
ブルに切り換えるスイッチとして用いることができる。
図示するように、インエーブル／ディスエーブル・ライ
ン２１６が復号ロジック２０２にワード・レジスタ２０
４を活性化すべきかどうかを知らせるように配置されて
いる。

【００２４】選択レジスタ２１４によって、最終的にビ
ット・スライスされるデータ・バイトをシステム・バス
１１４上に書き込み、ＭＰシステムのｎ個のＣＰＵ１０
８、１１０、１１２に対応する一またはそれ以上のｎ個
のレジスタ・セット１３２、１３４、１３６のワード・
レジスタをオンにする、またはインエーブルとすること
ができる。続いて、一つのデータ・ワードあるいは連続
するデータ・ワード・シリーズを、ｎ個のレジスタ・セ
ット１３２、１３４、１３６のいずれかのインエーブル
とされたワード・レジスタとパラレルに同時にブロード
キャストすることができる。最後に、インタラプトを介
して、インエーブルとされたワード・レジスタに転送さ
れたメッセージを関連の制御ユニットのローカルＣＰＵ
にローディングすることができる。したがって、本発明
によれば、メッセージをｎ個のＣＰＵ１０８、１１０、
１１２の選択セットに選択的にブロードキャストするこ
とができる。

【００２５】選択機能の概念をより明確に理解するため
に、図４にソフトウエア的に見たＭＰシステムのアドレ
ス・スペースの全体図（シーケンス）であるグローバル
Ｉ／Ｏイメージとｎ個の制御ユニット１２２、１２４、
１２６内のｎ個のレジスタ・セット１３２、１３４、１
３６に対する関係を示す。グローバルＩ／Ｏイメージ４
０２は、参照番号４０４および４０６で示すように、あ
るデータ・バイト（上部）はビット・スライスの態様で
ブロードキャストされ、他のデータ・バイト（底部）は
従来のパラレルの態様でブロードキャストれることを示
す。したがって、図示するように、ｎ個のレジスタ・セ
ット２２２、２２４、２２６はそれぞれビット・レジス
タ・セット（あるいはフルサイズのビット・マスクされ
たレジスタ）とワード・レジスタ・セットからなる。

【００２６】さらに、参照番号４１６、４１８、４２０
に示すようにレジスタ・セットはそれぞれ選択レジスタ
を有する。例えば、「１、…、０、１」（ｂ_n、…、ｂ
₁、ｂ₀）のバイナリ構成を有するビット・スライスさ
れたデータ・バイト４２２がＣＰＵ、バス・マスタ、Ｉ
／Ｏデバイス等によってシステム・バス１１４上に送信
されるものと仮定する。データ・バイト４２２とともに
以下の信号がシステム・バス１１４上を送られる。すな
わち、（１）各レジスタ・セットにおける選択レジスタ
４１６、４１８、４２０に向けられた適切な３２ビット
・アドレス、（２）メモリ入出力（Ｍ／ＩＯ）制御ライ
ン上のＩ／Ｏ制御信号、（３）書き込み／読みだし（Ｗ
／Ｒ）上の書き込み信号である。

【００２７】Ｉ／Ｏ書き込みが作動中であることを認識
する、各レジスタ・セット２２２、２２４、２２６の復
号ロジックはデータ・バイト４２２からこの３２ビット
・アドレスを読み出し、その結果、特定の選択レジスタ
に対応するデータ・ビットを読み出す。好適な実施例で
は、データ・バイト４２２のビットｂ₀はレジスタ・セ
ット２２２の選択レジスタ４１６に向けられている。ビ
ットｂ₁はレジスタ・セット２２４の選択レジスタ４１
８に向けられ、以下同様となる。最後に、ビットｂ_nは
レジスタ・セット２２６の選択レジスタ４２０に向けら
れている。

【００２８】レジスタ・セット４１６と４２０の選択レ
ジスタが高論理レベル信号（「１」）を読み、好適な実
施例において活性化状態であることを示す場合、レジス
タ・セット４１６と４２０のワード・レジスタ２０４と
４１４は矢印４２４と４２６で示すように次の読み出し
を行うことができる。

【００２９】次に、例えば、「１、…、０、１」のバイ
ナリ構成を有するデータ・バイト４２８が適切なアドレ
スにしたがってシステム・バス１１４上にブロードキャ
ストされる。データ・バイト４２８は次にレジスタ・セ
ット２２２と２２６のワード・レジスタ４３０と４３２
によってパラレルに同時に読み出される。ワード・レジ
スタ４３０および４３２は同じアドレス位置に存在す
る。したがって、本発明による選択レジスタはグローバ
ル・マスクの一種として機能する。さらに、図１のＭＰ
システムに選択機能を実装することによって、一または
それ以上のＭＰＵ１０２、１０４、１０６に対するメッ
セージの同時ブロードキャストが可能となる。同時ブロ
ードキャストは特に有益である。

【００３０】選択機能を用いるとデータのブロードキャ
ストを高速化することができる。たとえば、ＭＰＵの特
殊な内部バッファである変換索引バッファ（ＴＬＢ）を
ＭＰシステムの設計に応じてｎ個のＭＰＵ１０２、１０
４、１０６のすべてにおいて更新し、コヒーレントに維
持することが必要となる場合がある。各ＭＰＵの各ＴＬ
Ｂに同時書き込みを行うことができるため、従来のよう
に各ＭＰＵに個別に書き込みの必要を除くことによって
性能が向上する。さらに、データ・ワードをわずか二つ
の書き込みサイクルでＭＰシステムのｎ個のＭＰＵ１０
２、１０４、１０６のうちの一つ、二つあるいはそれ以
上に送ることができる。従来技術においては、一つのデ
ータ・ワードを二つのＭＰＵに書き込まなければならな
い場合、四つのバス・サイクルを要する。各ＭＰＵを具
体的にアドレス指定し（２バス・サイクル）、次にデー
タ・ワードをそれぞれに書き込まなければならない（２
サイクル）。したがって、本発明はシステム・バス１１
４上のバス・サイクル数と交通量を低減する。

【００３１】加えて、各ＭＰＵ１０２、１０４、１０６
は個別にインタラプト等のメッセージを送ることがで
き、これにより本発明にフレキシブルな機能性をもたら
している。選択機能はまたｎ個のＭＰＵ１０２、１０
４、１０６の別のＭＰＵでプログラム機能を同時に開始
したい場合にも有効である。別個のＭＰＵ内のプログラ
ムに対して正確に同じ瞬間に開始するように命令するこ
とができる。プログラム機能を同時に開始する能力によ
ってプログラム設計とハードウエアとソフトウエアの相
互関係をよりフレキシブルにし、また簡略化することが
できる。

【００３２】Ｂ．ポーズ機能本発明のもう一つの利点はポーズ機能の実装が可能であ
ることである。図２に示すポーズ・レジスタ２１８によ
って、ｎ個のＭＰＵ１０２、１０４、１０６のいずれか
またはｎ個のＭＰＵ１０２、１０４、１０６のサブセッ
トをＭＰシステムの動作中において任意の時間間隔だけ
同時にポーズあるいはホールドすることができる。本願
明細書でＭＰＵをポーズさせるとは、ＭＰＵにそのＩ／
Ｏ動作を一時停止させ、アイドル状態にすることを意味
する。さらに、ＭＰＵに対するポーズの命令がなくなっ
た後は、ＭＰＵはそれがポーズしたプログラム・ポイン
トからプログラムの実行を進める。つまり、ポーズ機能
はＭＰＵをリセットしない。

【００３３】ｎ個のＭＰＵ１０２、１０４、１０６のう
ちの一つあるいはそれ以上をポーズさせるために、デー
タ・バイトがシステム・バス１１４上にブロードキャス
トされる。このデータ・バイトは選択機能について先に
述べたようにビット・スライス（あるいはビット・マス
ク）されており、ｎ個のＭＰＵの各ポーズ・レジスタが
専用データ・ビットを受け取るようになっている。ポー
ズさせたいｎ個の各ＭＰＵ１０２，１０４，１０６には
好適な実施例においては低論理レベル（「０」）のデー
タ・ビットが送られる。ｎ個のＭＰＵ１０２，１０４，
１０６がそのローカル・ポーズ・レジスタを読み出すと
き、低論理レベル（「０」）のデータ・ビットを読み出
すものがポーズされる。ポーズしたＭＰＵはＩ／Ｏ機能
を一時的に停止し、アイドル状態になる。

【００３４】ポーズ状態を解除し、ポーズしたＭＰＵを
再起動させるため、他のデータ・バイトがシステム・バ
ス１１４上のさまざまなポーズ・レジスタへブロードキ
ャストされる。このデータ・バイトは活性化すべきＭＰ
Ｕに対応するビット位置が高論理レベル（「１」）であ
るデータ・ビットからなる。ポーズされたＭＰＵが起動
されると、ＭＰＵはそれらがポーズしたポイントからそ
れぞれのプログラムが実行される。上述のポーズ機能を
実装する能力はＭＰシステムをデバッグする際にきわめ
て有益である。その理由の一つに、従来では、ｎ個のＭ
ＰＵ１０２，１０４，１０６のうち一つ以上が同時に動
作する場合、ＭＰシステムをデバッグすることは困難で
あった。したがって、デバッグを行う際には本発明では
ｎ個のＭＰＵ１０２，１０４，１０６のうち一つ以上を
ポーズさせ、同時にこのセットのうちの一つ以上の他の
ＭＰＵの応答を分析することができる。

【００３５】Ｃ．識別機能本発明の他の利点は図２に示すように識別レジスタ２２
０を用いて識別機能を実装することが可能であることで
ある。

【００３６】複雑性とプログラム・コード・オーバーヘ
ッドを最小化するために、ｎ個のＣＰＵ１０８，１１
０，１１２に同じメモリ・スペース上で同じプログラム
・コードを実行させることが望まれている。しかし、こ
のような実装では、あるＣＰＵ内で動作しているプログ
ラム・コードが、ＭＰシステムの他のｎ−１個のＣＰＵ
からこのＣＰＵを区別するためのＣＰＵのアイデンティ
ティあるいはアドレス位置を知っていることが必要とさ
れる。本発明は開始するＣＰＵのプログラム・コードが
そのＣＰＵのアイデンティティを容易に識別することを
可能とする。図３において、この識別機能は以下のよう
に実行される。選択機能やポーズ機能と同様にシステム
・バス１１４上でデータ・バイト３０６からビット・ス
ライスされ、さまざまなｎ個のＣＰＵ１０８，１１０，
１１２に個別に送信されるデータ・ビットの代わりに、
対応するｎ個のＣＰＵ１０８，１１０，１１２の識別レ
ジスタからのデータ・ビットはシステム・バス１１４に
送り出され、それによってデータ・バイト３０６を形成
する。識別ビット・レジスタによるデータバイト３０６
の形成は矢印３３０，３３２，３３４に示す。

【００３７】さらに、データ・バイト３０６の形成はｎ
個の制御ユニット１２２，１２４，１２６の復号ロジッ
クがシステム・バス１１４上のＭ／ＩＯおよびＷ／Ｒ制
御ラインを介してそれらに対応する識別レジスタからの
Ｉ／Ｏ読み出しを検出するときに生成される。このＩ／
Ｏの読み出しはＭＰシステム中における自己の位置を知
りたがっているＣＰＵのプログラム・コードによって開
始される。

【００３８】さらに、この開始ＣＰＵのプログラム・コ
ードはシステム・バス１１４上に形成されたデータ・バ
イト３０６を読み出すことによってそのスロット番号あ
るいはカード番号を容易、かつ効率的に決定することが
できる。たとえば、データ・バイト３０６が「０，…，
０，１，０，０」のバイナリ構成を有する場合、この識
別機能を開始するＣＰＵはＩ／Ｏスロット２に装着され
たＣＰＵである。これは「１」がビットｂ₂に位置して
いるためである。同様に、「１」がビットｂ₁に位置す
る場合、開始または識別されたＣＰＵはスロット１でロ
ーディングされるＣＰＵである。以下同様である。ｎ個
の制御ユニット１２２，１２４，１２６はそれぞれ、そ
の関連するＣＰＵがｎ個の識別レジスタのＩ／Ｏ読み出
しを生成したかどうかを検出し、その対応する識別レジ
スタに高論理レベル（「１」）を挿入する。ｎ個の制御
ユニット１２２，１２４，１２６はそれぞれ、関連する
ＣＰＵがいつＩ／Ｏ読み出しを開始したかを、関連する
ＣＰＵで生成されるバス制御信号を聞くことによって知
ることができる。これらのバス制御信号には、例えば、
バス要求あるいは許可（ｇｒａｎｔ）信号が含まれる。

【００３９】特に、ＣＰＵがシステム・バス１１４から
データ・バイトを読み出すためには、ＣＰＵはシステム
・バス１１４上にバス要求信号を発生しなければならな
い。何がシステム・バス１１４を制御すべきかを継続的
に命令するバス・アービトレーション（ａｒｂｉｔｒａ
ｔｉｏｎ）ユニット（図示せず）がバス要求信号を読み
出し、バス・セマフォを生成し、ＣＰＵがシステム・バ
ス１１４を制御することを可能とする。ＣＰＵがバス・
アービトレーション・ユニットからセマフォを受取り、
システム・バス１１４にアクセスした後、ＣＰＵはシス
テム・バス１１４上に肯定（ａｃｋｎｏｗｌｅｇｅ）信
号として知られる別の信号を生成する。

【００４０】さらに、ＣＰＵは次にシステム・バス１１
４上にアドレスインエーブル命令あるいは他の命令を送
信する。このように、開始ＣＰＵからシステム・バス１
１４上に送り出される種々の信号は関連制御ユニットに
よってその対応するＣＰＵがＩ／Ｏ読み出し（あるいは
識別機能）を開始したかどうかを決定するために用いる
ことができる。開始ＣＰＵがすべての識別レジスタから
のすべてのデータ・ビットよりなるシステム・バス１１
４からのデータ・バイト３０６を読み出すとき、開始Ｃ
ＰＵはデータ・バイト中の「１」それ自体から生成した
ものと考え、「１」のビット位置をＣＰＵのスロット位
置にフィードバックする。必要であれば、Ｉ／Ｏスロッ
トあるいはＩ／Ｏカード番号はルックアップ・テーブル
やその他の従来の手段を介して容易にアドレスに変換す
ることができる。

【００４１】したがって、本発明ではＭＰシステムのｎ
個のＣＰＵ１０８，１１０，１１２のうちのどのＣＰＵ
のプログラム・コードについても、他のＣＰＵからその
ＣＰＵを区別するアイデンティティを容易に識別するこ
とができる。

【００４２】

【発明の効果】以上説明したように、本願発明では、以
下の効果を得ることができる。１．ＭＰシステム内のプロセッサを選択的かつ同時に制
御することを可能とし、ＭＰシステムの性能が向上す
る。２．ＭＰシステムのバス上のアドレス指定やデータの送
信を含む交通量を低減し、ＭＰシステム全体の応答とス
ピードを向上させ、ＭＰシステムのインターフェースす
るプロセッサの数が増加する。３．ＭＰシステムに組み込まれる従来のバス・プロトコ
ルまたは互換性モデルを再定義することなく実行するこ
とができる。４．汎用性プロセッサの構成が実現可能で、本発明は同
種または異種のＭＰＵで動作する。５．ポーズ機能を実装することができ、プロセッサある
いはその一部の動作においても容易に一時停止すること
ができる。６．識別機能も実装することができ、ある特定のＭＰＵ
動作時において、プログラム・コードが関連する制御ユ
ニットのレジスタ・セット内のレジスタを読出し、自己
の識別を容易にかつ迅速におこなうことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に用いられるマルチプロセシ
ング・システムの概略図。

【図２】本発明のアーキテクチャを示す図。

【図３】本発明の動作を説明するための図。

【図４】本発明の他の動作を説明するための図。

【符号の説明】

１０２、１０４、１０６：マククロプロセッサ１０８、１１０、１１２：中央処理装置１１４：システム・バス１２２、１２４、１２６：制御ユニット１３２、１３４、１３６：レジスタ・セット２０４：ワード・レジスタ２０６：ビット・レジスタ

Claims

【特許請求の範囲】

【請求項１】マルチプロセシング・コンピュータの各プ
ロセッサに割り当てられ、システム・バスを介して通信
するプロセッサを選択的にかつ同時制御する装置におい
て、前記システム・バス上の前記各プロセッサに関連する専
用データ・ビットを認識する選択性レジスタと、前記システム・バスと接続し、前記関連するプロセッサ
に向けられるデータの読出および書込をおこなうワード
・レジスタと、前記ワード・レジスタは要求に応じて前記関連するプロ
セッサへ前記データを書込み、前記システム・バスと通信し、前記選択性レジスタと前
記ワード・レジスタを制御する復号ロジックを含み、前記復号ロジックは前記選択性レジスタの状態にしたが
って前記ワード・レジスタをインエーブルまたはディス
エーブルさせることを特徴とするマイクロプロセッサの
制御装置。
【請求項２】請求項第１項記載のプロセッサの制御装置
はさらに前記各プロセッサと専用的に関連し、前記復号
ロジックと接続するポーズ・レジスタを含み、前記ポー
ズ・レジスタは第２のデータ・バイトから専用データ・
ビットを認識し、前記ポーズ・レジスタの状態に応じて
関連するプロセッサをインエーブルまたはディスエーブ
ルとすることを特徴とするプロセッサの制御装置。
【請求項３】請求項第１項記載のプロセッサ制御装置は
さらに前記各プロセッサと専用的に関連し、前記復号ロ
ジックによって制御され、前記システム・バス上の第３
のデータ・バイトへ専用データ・ビットを供給する識別
レジスタを含み、前記識別レジスタは、前記関連するプ
ロセッサが前記第３のデータ・バイトをアクセスする
際、低論理または高論理状態であることを特徴とするプ
ロセッサの制御装置。
【請求項４】次の（イ）から（ニ）よりなるマルチプロ
セシング・コンピュータに用いられる複数の請求項第１
項記載のプロセッサの制御装置によるプロセッサの制御
方法。（イ）１またはそれ以上のプロセッサを選択的に活性化
させるためのデータ・バイトをシステム・バス上に生成
し、（ロ）前記選択レジスタにおいて前記データ・バイ
トの専用データ・ビットを認識し、（ハ）高論理状態の
前記専用データ・ビットを認識する各前記制御装置の前
記ワード・プロセッサをインエーブルさせ、（ニ）
（ハ）のステップで前記高論理状態の前記専用データ・
ビットを受信する前記各制御装置の前記ワード・レジス
タの書込みを同時におこなう。
【請求項５】マルチプロセシング・コンピュータの各プ
ロセッサに割り当てられ、システム・バスを介して通信
する１またはそれ以上のプロセッサを選択的にポーズす
る装置において、前記システム・バス上のデータ・バイトからデータ・ビ
ットを認識するポーズ・レジスタと、前記システム・バスと通信し、ポーズ・レジスタを制御
する復号論理とを含み前記ポーズ、・レジスタの論理状
態に応じて前記ポーズ・レジスタと関連するプロセッサ
をインエーブルまたはディスエーブルさせることを特徴
とするプロセッサの休止装置。
【請求項６】次の（イ）から（ニ）よりなるマルチプロ
セシング・コンピュータに用いられる複数の請求項第５
項記載のプロセッサの休止装置によるプロセッサの休止
方法。（イ）１またはそれ以上のプロセッサを選択的に休止さ
せるためのデータ・バイトをシステム・バス上に生成
し、（ロ）前記ポーズ・レジスタにおいて前記データ・
バイトの専用データ・ビットを認識し、（ハ）前記高論
理状態の対応する前記専用データ・ビットを有する１ま
たはそれ以上のプロセッサを同時に休止させる。
【請求項７】次の（イ）から（ニ）よりなるマルチプロ
セシング・コンピュータに用いられる複数の請求項第３
項記載のプロセッサの制御装置によるプロセッサの制御
方法。（イ）前記プロセッサの位置を知ることが要求される
と、前記プロセッサから読出サイクルを生成し、（ロ）
前記プロセッサに関連する識別レジスタを高論理状態に
させ、（ハ）前記プロセッサで、前記各プロセッサに関
連する専用データ・ビットがパラレルに構成される識別
データ・バイトを読み出し、（ニ）前記プロセッサにお
ける前記識別データ・バイトのビット・シーケンスに基
づいて前記プロセッサの位置を決定する。