JPS62156752A - 多重プロセツサ計算システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明が層する技術分野〕 本発明は、多重プロセッサ計算システム、特にデュアル
・プロセッサ・システムにおける割込み、を取扱う方法
および装置に関ずろ。特に、どの入出力（Ｉｌｏ）チャ
ネルが特定の処理装置に対して保留する最上位の優先割
込みを有するかを１つのＣＰＵが判定することができる
ように制御が行なわれる。

〔従来の技術およびその問題点〕

多重プロセッサのＣＰＵシステムにおいては。

非同期的に動作する複数のＩ１０チャネルを備えること
が望ましい。更に、処理装置のどれかに工／○チャネル
のどれかと通信することを許容することが望ましい。プ
ロセッサは１次にマスター／スレーブ構成におけるので
はなく同等の関係で通信を行なうことができる、処理装
置に対しであるＩ１０動作が完了したことを表示すろた
め、Ｉ１０チャネルにより割込みが用いられる。割込み
はまた、電源故障を表示ずろ如き他の周知の目的のため
用いられる。割込みは、工／○チャネル内において時折
り生起される。処理装置は、これら装置が時間を有する
時割込みを処理する。処理装置は、最初に最も高い順位
の割込みが保留される場合を見出さなければならない。

従って、処理装置は。

最も高い順位の割込みが保留される場合を見出すため工
１０チャネルをポーリングする。処理装置は最も高い順
位の割込みが見出される場合を判定するためポーリング
するが、更に多くの割込みが行なわれろ。非同期システ
ムにおいては更に顕著となるこの問題を１つのシステム
が取扱うことが必要である。更に、最も高い順序の割込
みを有するものを判定するためＩ１０チャネルを要する
時間が長ければ長い程、その間に生じることになる割込
みが益々多くなり、また割込みの取扱いにおいてシステ
ムの速度は益々遅（なる。

本発明の目的は、各Ｉ１０チャネルに対し、これがある
特定の処理装置に対する最も高い順位の割込みを保持す
るかどうかについての即時の知識を提供することにある
。本発明の別の目的は。

工／○チャネルが異なる処理装置に対して柔軟に割当て
直すことができるシステムの提供にある。

本発明の更に別の目的は１割込みの順位の状態が判定さ
れるシステム全体についての基準となる１つの時点が存
在するように、１つの処理装置がＩ１０チャネルをポー
リングして最も高い順位の保留状態の割込みを見出す時
非同期状態を提供することにある。

〔問題を解決する手段〕

本発明は、多重プロセッサ計算システム、特にデュアル
・プロセッサ・システムにおける割込ミを処理するため
の方法および装置に関するものである。

多重プロセッサ計算システムは、複数の処理装置と、複
数の入出力（Ｉｌｏ）チャネルおよびメモリーを含んで
いる。工／○チャネルからの割込みは、本発明によれば
、各処理装置と対応する優先回線を提供することにより
取扱われる。各優先回線は、各Ｉ１０チャネル制御装置
を介して接続されている。このＩ１０チャネル制御装置
は、全ての比較的低い順位のＩ１０チャネル制御装置に
勝る順位を常に表明するため優先回線上に配置される。

各Ｉ１０チャネル制御装置においては、ある高い優先順
位の工１０チャネルにより優先順位が表明されず、また
この優先回線と対応する処理装置に対して保留状態の割
込みを持たない時、この優先回線がゲートされて１つの
Ｉ１０チャネルが低い順位の全ての工１０チャネルに勝
る優先順位を放棄するようになっている。このため、あ
る割込み元となる要求に対しである適当な応答を行なう
ことができるように、各Ｉ１０チャネル制御装置にその
優先順位の即時の知識を与えることが望ましい。

本発明のＩ１０チャネル制御装置の各々は、各制御装置
が割込み元の要求を受取る時これと同時に表明される使
用中回線を含んでいる。この使用中回線は、他のどんな
割込みでも割込み元の要求に応答して生じることを阻止
し、これにより全てのＩ１０チャネルを同期させて要求
に対して一貫した秩序のある応答を与えろ。従って、本
発明は。

多重プロセッサ・システムにおける割込みを処理するた
め非同期制御装置の同期を生じることが望ましい。

本発明の他の目的および利点については１図面に関して
本発明の現在望ましい実施態様の以降の記述において明
らかになるであろう。

〔実施例〕

先ず図面によれば、第１図は多重プロセッサ計算システ
ムの簡単な概略図である。現在望ましい実施態様は、２
つの処理装置１２と６つの入出力（工／○）チャネル制
御装置１４とを含んでいる。

この計算システムはまた。複数のメモリー・モジュール
１７を含み、またメモリー制御装置１５および遠隔診断
プロセッサ２２の如き別のモジュールも含むことができ
るが、これらは本発明の割込み処理システムとは関連が
ない。第１図に示されるシステムのメモリー制御装置（
ＭＣＵ　）　１５＋Ｌメモリーに関する読出しおよび書
込みにおけるシステム・バス１１の使用状態を監視する
。ＭＣＵ１５はメモリーからのデータにおけるエラーを
検出してこ名を訂正する。遠隔診断プロセッサ（ＤＲＰ
）２２は、第１のＩ１０チャネル制御装置１４を介して
システムとインターフェースする。

このＤＲＰ２２は診断ルーチンを実施し、計算システム
とシステムの遠隔側（財）卓インターフェース２４との
間の通信経路を提供する。

処理装置１２は各々、各工１０チャネル制御装置１４と
接続する２つの割込み回線１６の一方に取付けられるｃ
、１つの工／○チャネルにおけろ割込みの発生は、適当
な処理装置に対してその一方のビット割込み回線を介し
て表示される。各側込み回線はワイアドＯＲとして作用
し、その結果１つ以上のＩ１０チャネルからの割込みが
回線の表明により示されることになる。処理装置（ＣＰ
Ｕ）１２の構造は周知である。　ＣＰＵは、命令に従っ
てデータの諸計算および銘操作を行なう。多重プロセッ
サ計算システムにおいては、複数の処理装置１２がシス
テムに対して更に多くの処理能力を。

従って更に大きな計算速度を提供する。本発明のシステ
ムにおけるＣＰＵ１２は、ＣＰＵ間に配分される命令に
ついて非同期的に等しく作用ずろ。

ＣＰＵ１２は各々どのＩ１０チャネルに対してもアクセ
スする。１つのＣＰｔ１か一時に１つの工／○チャネル
をアクセスできないが、もしＣＰＵが別のＩ１０チャネ
ルをアクセスしつつある場合は、動作は同時に処理する
ことができ、これによりシステムの総計算時間を短縮す
る。

Ｉ１０チャネル制御装置１４は、その各々の制御装置を
介して複数の入出力装置と接続される。

これら制御装置は、毎秒約１４Ｍバイトを処理する高速
Ｉ１０装置であるバースト・マルチプレクサ・チャネル
ＣＢＭＯ）の工／○装置制御装置を含むことができる。

このＢＭＣＩ１０ＭＣ側御装置は、メモリーの直接アク
セス装置である。また、多くのデータ・チャネル（ＤＣ
Ｈ）Ｉ１０装置制御装置を設けることができる。これら
制御装置は、毎秒約２Ｍバイトで動作でろ非同期型制御
装置である。この放電Ｉ１０装置制御装置は、一般に端
末機器、磁気テープまたはライン・プリンタの如き動作
が比較的遅いＩ１０装置に対して接続されている。この
Ｉ１０装置制御装置は、メモリー・モジュールとＩ１０
装置との間で直接メモリー転送を行なう。Ｉ１０装置制
御装置は、メモリー転送を完了した後側込みを生じる。

ＣＰＵは、Ｉ１０装置制御装置に対して転送を行なうこ
とを指令することができ１次いでＣＰＵはその他の業務
につついて実行することができる。割込みは、メモリー
転送操作が完了したことをＣＰＵに知らせるため発され
る。

ＢＭＣＩ１０ＭＣ側御装置１８は、８ＭＣバス１９とプ
ログラムされる工１０（ＰＬＯ）バス２１とを介してＩ
１０チャネル制御装置１４と接続される。ＤＣＨＩ１０
装置制聞装置２０は、ＰＩＯバス２１のみと接続されて
工１０チャネル制御装置１４をアクセスする。前記ＰＩ
Ｏバスはプログラムされた工／○命令を保有でろ。ＰＩ
Ｏバスは。

アドレスおよびデータの両方を保有する１６ビツトを有
する。ＰＩＯバスはまた１割込み回線１６に対して送ら
れる割込みを保有する。現在望ましく・ＰＩＯバス２１
は、米国マサチューセッツ州ウェス・トポロー市のＤａ
ｔａ　Ｇｅｎｅｒａ１社により製造さｈるｉｉ標Ｎ０Ｖ
Ａ／ＥＣＬＩＰＳＥ　のノ＜ｘで；ｆｉる。８ＭＣバス
１９は、アドレスを２１ピツトおよびデータを１６ビツ
ト保有する５７ピツトを有する。

当技術において周知の通り、オペレーティング舎システ
ムはＣＰＵを制御ｆろマスター・ソフトウェアである。

このオペレーティング・システムは、工１０チャネル制
御装置を処理システムにおけろＣＰＵの１つに割当てる
。この割当ては、簡単な任意の指定もしくはＣＰＵの負
荷を監視してプロセッサ間の負荷を更に均等に均衡させ
ろように割当てを行なう方法でよい。このため、この割
当ては、システムが実行中動的に変更することもできる
。もしＩ１０チャネルがＣＰＵに対して予め割当てられ
るならば、この割当てを計算システムの効率を向上させ
る方法で行なうことが望ましい。オペレーティング・シ
ステムの書き方は当技術においては公知である。

本発明によれば、第１図に示されるように、各処理装置
と対応ずろ優先回線が割込みを処理する各Ｉ１０チャネ
ル１４を介して接続される。優先回線６６は最初の処理
装置（ＣＰＵＯ）と対応し。

優先回線３８は２番目の処理装置（ＣＰＵ１　）と対応
している。工／○チャネル制御装置１４は、その優先順
位に従って優先回線５６．５８に対して割当てられる。

このため、工１０チャネル制御装置口は、Ｉ１０チャネ
ル制御装置１および工／○チャネル制御装置２よりも高
い優先順位を有する。

工１０チャネル制御装置１はＩ１０チャネル制御装置２
に勝るが、チャネル制御装置口には勝らない優先順位を
有する。工／○チャネル制御装置２は、現在望ましい実
施態様において示される優先回線において最も低い優先
順位を有する。

Ｉ１０チャネル制御装置の１つが優先回線を表明イろ時
、以降の低い優先順位のチャネルは優先順位の更に高い
チャネルが優先権を有でろことを知る。Ｉ１０チャネル
制御装置０への回線は接地され、その結果チャネルＯは
与えられる表明された優先順位を決して知らず、このた
め如何なる時も優先順位を表明してこれをとることがで
きろ、優先回ａ５６．５Ｂは１／○チヤネルの各々にお
いてゲートされる。これらゲートはＩ１０チャネルを介
して優先順位のチェーンを形成する。１、つのＩ１０チ
ャネルに対する優先順位チェーンのゲートが第４図にお
いてＯＲゲート４０により示されている。Ｉ１０チャネ
ル制御装置は各々、優先順位チェーンにおけろ同じゲー
）４０即ち論理的に等しい内容を有する。ゲート４０は
２つのＯＲゲートを有し、即ち一方はＣＰＵ０と対応す
る回線に対するものであり、また他方はｃｐｔｙｉと対
応する回線に対するものである。ロジックＣＰＵ０と対
応する優先回線およびＣＰＵ１と対応するものと同じで
あるため、両方の優先回線におけるロジックを表わすた
めにはブロック図において１つのＯＲゲート４０で充分
である。ゲート４０は。

次に高い優先順位のＩ１０チャネル制御装置から優先回
線を受取る。最も高い優先順位の工１０チャネル制御装
置は接地された入力を受取る。もし比較的高い優先順位
のＩ１０チャネル制御装置のどれかが優先回線を表明す
るならば、この表明は優先順位チェーンを介して比較的
低い優先順位のＩ／○チャネル制御装置の各々に対して
送られることになる。ＯＲゲート４０に対する他の入力
はＩ１０制御アレイ５０に生成される信号で、この信号
はある特定のＣＰＵに対する各Ｉ１０チャネルにおいて
割込みが保留状態にあるかどうかを表示する。もし優先
順位が比較的高い優先順位のＩ１０チャネルによって表
明されずまたこの特定の工／○チャネルにおいて保留状
態の割込みが存在しなければ、優先回線はこれが次の比
較的低いＩ１０チャネル制御装置に対して出力される時
表明されない状態を維持することになる。もし比較的高
い優先順位のＩ１０チャネル制御装置が表明された優先
順位を有するか、あるいはこのＩ１０チャネルにおける
特定のＣＰＵに対して割込みが保留中であるならば、こ
の優先回線が表明されることになる。

本発明の重要な特質は、全てのＩ１０チャネル制御装置
が常に非同期的に動作でろにも拘らず。

割込みが保留中であるかどうかの判定がこれらのＩ１０
チャネル制御装置に対して同期されることである。本発
明によれば、システム・バスにおけるある命令が１つの
工／○チャネル制御装置に対してアドレス指定される時
は何時でも、この工１０チャネル制御装置がこれと対応
する信号ｌ０ＢＵＳＹを表明することになる。ｌ０ＢＵ
ＳＹ　はシステム・バス上のデータ位相の初めに表明さ
れる。ｌ０ＢＵＳＹがとのンステム制ｉ１１回線上で表
明された１つのクロック・サイクル後に、Ｉ１０装置使
用中信号（ＣＴＲＬ　ｌ０ＢＺ）　が前記システム・バ
ス上の命令によりアドレス指定されたＩ１０チャネルの
各々の制御アレイにおいて表明される。このＩ１０制御
装置使用中信号はとの工／○チャネル制御装置が優先権
を有するかの判定の同期に用いられ。

その結果例えシステム・バス上の命令があるＣＰＵから
の同報割込み元の要求であろうとも優先順位がシステム
全体を通じて一貫した基準に基いて決定されることにな
る。全てＩ１０チャネル制御装置に対して同報される割
込み元要求に応答して。

要求側のＣＰＵに対する保留中の割込みおよびこのＣＰ
Ｕに対する最も高い優先順位を有する工１０チャネル制
御装置が装置のコード応答を戻すことになる。この装置
コードは、工／○チャネルにおいて保留中の割込みの最
も高い優先順位を保有する割込みの保留のタイプを示す
。割込みは各Ｉ１０チャネルが割込み元要求を実行して
これが戻しつつある装置コードを決定する間に到達し得
るため。

ＣＴＲＬ　　ｌ０ＢＺ信号が優先順位の決定を同期させ
て優先順位を持たないＩ１０チャネル制御装置が最終的
にその装置コードを無視して割込み元要求に応答して零
を送出することを知るようにすることが重要である。シ
ステムのアドレスおよびデータ・バス回線は、バス回線
がデータおよびアト７ス信号に対するワイアドＯＲとし
て処理するように反転信号を保有する開コレクタ回線で
ある。

このため、全てのＺ１０チャネル制薗装置が同時に応答
する時、要求側のＣＰＵに対して保留中の割込みを有す
る最も高い優先順位のＩ１０チャネル制御装置により戻
される装置コードは他のＩ１０チャネル制御装置により
付勢される零によって影響を受けることがない。

次に第２図においては、入出力チャネル制御装置１４の
簡単な図が提示されている。割込みはＰＩＯバス２１か
らあるＩ１０チャネル制御装置により受取られろ、この
割込みは、Ｐ工０／ＤＣＨバス制御装置５２に送られ、
また制御アレイ５０に送られる。この制御アレイ５０は
１割込みが保留中であるかどうかを示す単一ビット回線
を付勢する。この単一ビット割込み回線は、システム・
バスの割込み指向エンコーダ４５に対して与えられる。

割込＆割当てレジスタ５６は、とのＣＰＵに対して工／
○チャネル制御装置が割当てられるかを示すビットを含
んでいる。前記エンコーダ４３は、この割込みを割当て
られたＣＰＵに対する割込み回線１６に対して指向させ
る。もしＣＰＵがＣＰＵ間の相互割込みを指令するなら
ば、この割当ては無視され前記割込みはこれにより識別
されるＣＰＵに対して送られる。

割込みはまた。内部割込みソース５００１つにより制御
アレイ５０に対して供給することもできる。内部割込み
ソース５０は、電源障害、クロック割込み、ＴＴＹ非同
期工／○通信回線割込み、または特定の工１０チャネル
制御装置が生成するよう構成される他の内部置割込みを
含む。

情報はデータ・アレイ５４によりシステム会バスから取
出される。このシステム・バスは、制御。

アドレス、指令およびデータ回線を含んでいる。

ｌｏＢＵＳＹ回線および割込み回線は、特に本発明に関
連する制御回線である。動作は２つの部分、即ちアドレ
ス位相とデータ位相においてシステム・バス上で取扱わ
れる。第１にアドレス・ビットおよび指令ビットは、ア
ドレス位相の間システム・バス上に送られる。アドレス
位相の完了時ニ。

データ位相が開始する。システム・バス上の動作が１つ
のＩ１０チャネル制御装置に対してアドレス指定される
と、この工／○チャネル制倒装置はＯＲゲート４２を介
してＩ１０使用中回線を表明ずろことになる。システム
・バスから取得された指令およびデータは、データ・ア
レイ５４から制御アレイ６０へ転送され、ここで処理さ
れて内部指令および内部データ・バス上に置かれろ。指
令バス回線上に置かれた指令に従って、命令はＰＩＯ／
ＤＣＨバス制圓装置５２制御くは命令実行状態装置４４
のいずれかにおいて実行されることになる。工○５ＴＡ
ＲＴは、バス回線がＰＩＯ／ＤＣＨバス制御装置６２ま
たは命令実行状態装置４４に対する妥当な指令を有する
時を表示するため制御アレイによって発される信号であ
る。命令の完了と同時に、Ｉ１０終了信号が生成されて
制御アレイ６０に対して与えられる。

命令の完了時のデータは、制御アレイ６０に対する内部
データ・バス回線からデータ・アレイ６４へ転送サレル
。システム・バス・プロトコルノ手順に従ってシステム
・バス上に置くことができるまで、データはデータ・ア
レイ５４に格納されている。システムのバスに与えられ
るアドレスは。

工○Ｃアドレス生成ブロック４６によって生成される。

ＩＣ）Ｃアドレス生成ブロックは、ＰＩＯ／ＤＣＨバス
制御装置６２および８ＭＣバス制御装置４８から入力を
受取る。Ｉ１０チャネル制御装置の特定の命令の取扱い
および操作は５割込みの処理と関連することを除けば１
本発明の一部を構成するものではないｃ、Ｉ１０チャネ
ル制御装置の詳細については、当業者により得ることが
できよう。

工１０チャネル制御装置１４に入り制御アレイ５０を通
る優先回線５６．５８が第２図に示されている。優先回
線については、以下において第４図と関連して更に詳細
に論述する。

本発明によれば、ＣＰＵがある動作のアドレス位相にお
いて１つ以上の工１０チャネル制御装置をアドレス指定
することが可能である。全てのＩ１０チャネル制御装置
に対してアドレス指定される操作は１同報命令と呼ばれ
る。工０ＢＵＳＹの生成の重要な特質は、全て工１０チ
ャネル制向１装置が同報命令においてアドレス指定され
る時、全てのＩ１０チャネル制御装置に対して同期的に
行なわれることである。

データ・アレイ６４および制御アレイ３０によるｌ０Ｂ
ＵＳＹの生成は、システム・バスにおいて用いられる特
定のプロトコルに大きく依存することになる。１つの特
定のシステム・バス・プロトコルについては、「バス・
プロトコルを実現する方法および装置」なる名称の本願
と護受入と出願月日が同じ係属中の特許出願において記
載されている。この特許出願は、本願に参考のため引用
される。前記バス・プロトコルによれば、ＦＲＥＺ、Ｗ
ＡＩＴおよびＢＵＳＩＮＨはバスの状態を示すため用い
られる制御信号である。ＦＲＥＺはアドレス位相の間表
明される。ＢＵＳＩＮＨは二重ビット・エラー訂正の間
表明され、ＷＡＩＴはデータ位相の間表明される。ある
操作の１つのアドレスがＩ１０チャネル制御制御装置例
よりあるいは同報命令においてＩ１０チャネル制御装置
に対して指向されるならば、このＩ１０チャネル制御装
置に対するｌ０ＢＵＳＹがデータ位相の初めと一致する
アドレス位相の終りに表明されることになる。前記の係
属中の特許出願のシステム・バスのプロトコルにおいて
は、この状態はＦＲＥＺ　およびＢＵＳＩＮＨが表明さ
れずかつＷＡＩＴが表明解除される時に生じる。ｌ０Ｂ
ＵＳＹは、ＷＡＩＴがデータ位相の初めおよびアドレス
位相の終りと一致するように表明解除状態となった１ク
ロック−サイクル後に表明される。システム・バスのプ
ロトコルの詳細は本発明にとっては重要ではない。バス
の状態信号を同報命令に応答して各工／○チャネル制御
装置に同期的に生じ得る信号に変形する論理装置を提供
することのみが必要である。

優先順位の同期は、工１０チャネル制御アレイ５０にお
いて実施される。現在望ましい実施態様においては、Ｃ
ＴＲＬ　ｌ０ＢＺ信号がＩＯＢｔＪＳＹ信号の表明の１
クロック信号後に表明される。

ＣＴＲＬ　　ｌ０ＢＺは、Ｉ／○制御アレイ３０がｌ０
ＤＯＮＥ信号を受取るまで表明された状態を維持する。

ＣＴＲＬ　ｌ０ＢＺは、ｌ０ＤＯＮＥの表明後のクロッ
クと同時に表明される。工／○ＤＡＴＡＩＯＢＺはｌ０
ＢＵＳＹと同時に表明される。実際に、ｌ０ＢＵＳＹの
付勢のためＯＲゲート４２に対して送られるのはｌ０Ｄ
ＡＴＡ　ｌ０ＢＺである。ＯＲゲート４２に対する他の
入力はＣＴＲＬ　　工ＯＢＺである。ｌ０ＤＡＴＡ　Ｉ
　ＯＢＺはデータ位相の終りにおいて表明解除状態とな
る。係属中の特許出願のバスのプロトコルにおいては、
これはＷＡＩＴ、の表明解除に続くクロックであると判
定される。

ｌ０ＢＵＳＹは、　ＣＴＲＬ　ｌ０ＢＺが工○ＤＯＮＥ
に応答して表明解除されるまで表明された状態を維持す
る。

第６図は、本発明のシステムにより行なわれろシーケン
スを示すタイミング図である。図示されたシーケンスは
、ＣＰＵの１つがクステム命バスとに同報命令を発する
と同時に開始する。アドレス位相の完了時に１割込み元
の要求がシステムのデータ回線上に送出される。アドレ
ス位相の終りおよびデータ位相の初めと同時に、全ての
Ｉ１０チャネル制御装置がその各工１０使用中信号を表
明￥ろ。ｌ０ＢＵＳＹは、その各工１０チャネル制御装
置が工○ＤＯＮＫ信号を受取るまでは表明状態を維持ず
ろ。１つの工／○チャネル制御装置が使用中であるかど
うかに従って、他の命令がそれぞれその工／○開始信号
を異なる時点において発することができろ。Ｉ１０開始
信号は、ＰＩ○バス２１上に割込み元要求を発するＰＩ
○／ＤＣＨバス制ｍｌｊ装置３２により与えられる。割
込み元要求の実行は、Ｎ○ＶＡ／ＥＣＬＩＰＳＥバスに
おいてはＩＮＴＡとして知られる。割込み元要求信号に
対でろ応答は、ＰＩ○／ＤＣＨバス制御装置５２からの
応答および内部割込みソース５０を通るよう変更できる
割込みの受取りと同時に制御アレイ６０によって決定さ
れることにある。更に、制御アレイは工／○チャネル制
御装置が装置コードをＣＰＵに対して戻す前に優先順位
を有するかどうかを考察でろ。この応答は、データ・ア
レイ５４がその用意ができるまでは制御アレイ５０内に
格納される。全てのＩ１０チャネル制聞装置が工○ＢＵ
ＳＹを表明解除した後、この応答はシステム・バスのプ
ロトコルが許容すると直ちにＣＰＵに対して送出てるこ
とができる。全ての工１０チャネル制仰装置が同時に応
答する。このことはこの回線がワイアドＯＲとして動作
ｆ７１開コレクタ回線であるため可能となり、最も高い
優先順位の保留中の割込みを有するＩ１０チャネル制御
装置のみがその装置コード応答において非ゼロ・ビット
を送出でろことになる。

次に第４図に関して１割込みを取扱うため制御アレイ５
０に含まれるロジックについて述べろことにする。割込
み５ＹＮＣレジスタ５２は。

Ｎ○ＶＡ／ＥＣＬＩＰＳＥ（商標）バスからの要求可能
（ＲＱＥＮＢ　）信号によってクロックされる。これは
割込み信号を同期させるよう作用する。ＣＰＵ相互の割
込み以外の全ての割込みは、割込み５ＹＮＣレジスタ５
２に対して送られる。もし遠隔診断プロセッサ２２が１
つの割込みを発するならば、これは信号回線ＤＲＰ　　
ＲＱ上にあることになる。

回線周波数の割込み（ＬＦ　　ＩＮＴＲ）および電源障
害（ＰＦ　　ＩＮＴＲ）はＩ１０チャネル制御装置１４
によって内部的に生成される。工／○装置制御装置によ
り生じる外部割込みは、Ｎ○ＶＡ／ＥＧＬＩＰ、ＳＥ（
商標）バスからの信号ｌＮＴＲによって表示される。同
期される割込みは割込み指令エンコーダ５４に対して送
られる。この割込み指令エンコーダは割込み信号を一緒
にＯＲして割込みが位留中であるかどうかを判定する。

割込み割当てレジスタ５６は、Ｉ１０チャネル制瞬装置
１４がどの処理装置１２に割当てられるかについて割込
み指令エンコーダ５４に通知する。割込みが保留中であ
るかどうかの判定は１割当てられたＣＰＵと関連する回
線に送られろ。割込み指令エンコーダ５４の出力側には
、各ＣＰＵ毎に１本ずつの２本の回線が示されている。

第４図は、各ＣＰＵに対して同じものであるロジックを
重複させるのではなく１組の論理ゲートを示すブロック
図である。２ビツトを示す回線は、同じ処理を受取る各
ＣＰＵに対する回線の簡略表示である。

ＣＰＵ相互割込みレジスタ５８は、１つのＣＰＵに対す
る割込みを発することを許容でろ、レジスタ５８は、シ
ステム・バスを介してレジスタ５８と通信したＣＰＵに
より充填される。ＣＰＵ相互割込みレジスタは、Ｉ１０
チャネル制御装置が割込み割当てレジスタ５６を介しど
のＣＰＵに割当てるかには関係なく工１０チャネル制却
装置により取扱われる。従って、信号回線と関連する特
定のＣＰＵに対重°るＣＰＵ相互割込みまたはこの特定
のＣＰＵに割当てされた割込みのいすねか一方が存在す
るならば、ＯＲゲート６０により決定されるように割込
みが保留の状態となる。

また、ＣＰＵがＩ１０チャネル制御装置１４に対してこ
の工／○チャネル制御装置からの割込みを受入れること
を望まないことを教えることが可能である。このことは
、チャネル割込みマスク・レジスタ６２に関連するピッ
トをセットすることにより行なわれる。処理装置１２は
、システム・バスを介して割込み割当てレジスタ５６．
ＣＰＵ相互割込みレジスタ５８およびチャネル割込みマ
スク・レジスタ６２と通信する。従って１作動状態のソ
フトウェアは１割込み割当てレジスタ５６の適当な設定
を指令することにより各Ｉ１０チャネル制御装置に対す
るあるＣＰＵの割当てを行なうことができる。ＣＰＵは
、チャネル割込みマスクＯレジスタ６２を設定すること
により特定の工／○チャネル制御装置からの全て割込み
をマスクすることができる。もしレジスタ６２が設定さ
れると、割込みはＡＮＤゲート６４を介してＣＰＵ割込
みレジスタ６６に対して表示されることはない。ＣＰＵ
割込みレジスタ６６は、システム・クロックによりクロ
ックされる。各側込み保留信号（ＩＮＴＬＣＰ○および
ＩＮＴ　　（ＥＰＩ）を付勢する開コレクタ駆動回路６
８が存在する。この割込み保留信号は、ＯＲゲート４０
における優先順位チェーンに対して与えられる。

Ｉ１０チャネル制倒装置１４は、ある特定のＣＰＵと関
連するその優先回線がローの信号を有するならば、この
特定のＣＰＵに対する優先順位を有する。もし援先回線
がハイの状態にあわば、比較的高い優先順位のＩ１０チ
ャネル制御装置が優先１１￥４位を宵するという事実が
ＯＲゲート４０を介して全ての低い優先順位の工１０チ
ャネル制薗装置に対して送られることになる。もしどの
比較的高い優先順位のＩ１０チャネル制御装置により優
先順位が表明されなけねば２割込みが割込み保留信号に
より示される如きある特定のＣＰＵに対して保留状態に
ある時、その時のＩ１０チャネル制御装置は全ての低い
優先順位の■／○チャネル制御装置に対する優先順位を
否定ｆろことかできる、 割込み保留信号はまたＡＮＤゲート７０に対しても入力
される、ここで、この信号は優先順位入力回線と結合さ
れる。各ＣＰＵ毎に１つのＡＮＤゲート７０がある。こ
のＡＮＤゲート７０の出力は、このＩ１０チャネル制御
装置が前記ＣＰＵに対でろ優先順位を有しかつこのＣＰ
Ｕに対して保留状態の割込みを有するかどうかを示す。

優先順位割込みに関するこの状態はマルチプレクサ７２
に対して送られる。ＣＴＲＬＩ○ＢＺ信号は。

ＣＴＲＬ　　ｌ０ＢＺが表明サレナイ間、　Ａ　Ｎ　Ｄ
　／；ｙ”　−ドア０からの入力を前記マルチプレクサ
に対して送ることを許容でろ。しかし、ＣＴＲＬ　ｌ０
ＢＺが表明される時は、マルチプレクサ７２は医先順位
割込みレジスタ７４においてラッチされた優先順位割込
み状態を出力することになる。ＣＴＲＬＩＯＢＺが表明
される限り、優先順位割込み状態は同じ状態を維持てる
ことになる。このことは。

、　　１つの同報命令が１つのＣＰＵにより発される時
各Ｉ１０チャネル制御装置においてＣＴＲＬ　ｌ０ＢＺ
が同時に表明される故に特に有利である。ＣＴＲＬＩＯ
ＢＺ信号が表明されると同時に、各Ｉ１０チャネル制御
装置はこハらが１つの優先順位割込みを有するかどうか
を知ることになる。この状態は。

同報割込み元要求の実行の全過程にわたって変化するこ
とがない。

１つのＩ１０チャネル制御装置がある優先順位割込みを
有するかどうかの知識は、ある同報割込み元要求に応答
して用いられる。マルチプレクサ７乙においては、との
ＣＰＵが割込み元要求を発したかを識別するシステム・
バスから得られる１ビツトであるＣＰＵＩＤを用いて、
適当な侵先順位割込み信号を選択する。もしこの要求が
同報割込み元要求でありかつ工１０チャネル制徂装置が
要求側のＣＰＵに対する擾先順位割込みを行なわなけれ
ば、ＯＲゲート７８がマルチプレクサ８０から発される
零の装置コードを選択する信号を送出することになる。

回線周波数、電源障害の如き内部割込みに対して、また
ＣＰＵ相互割込みの場合に、特定の割込みを識別する装
置コードが内部装置コード・ゼネレータ８２において生
成される。外部割込みは、制御アレイのＩＤＡＴＡバス
に対して与えられるＰＩＯバス２１ｋに装置コードを生
じる。遠隔診断プロセッサからの割込みはまた。ＩＤＡ
ＴＡバス上に置かれろことになる。６ビツトの装置コー
ドはマルチプレクサ８４に対して送られる。回線周波数
、電源障害およびＣＰＵ相互割込みは最も高い優先順位
を有する。これら割込み割岩の各々の反転バージョンが
ＡＮＤゲート８７に対して与えろハ、その結果もしそれ
らの１つが保留状態ならば、マルチプレクサ８４が内部
装置コード・ゼネレータ８２からの装置コードを選択し
てマルチプレクサ８０に対して与えろことになる。内部
割込み信号および遠隔診断プロセッサ割込み信号はＯＲ
ゲート８６に対して与えられる。もし回線周波数、電源
障害またはＣＰＵ相互割込みが保留状態になくまた外部
割込みまたは遠隔診断プロセッサ割込みが保留状態にあ
るならば、マルチプレクサ８４はよりＡＴＡバスからの
装置コードをマルチプレクサ８０に対して与えることに
なる、マルチプレクサ８０は１選択された装置コードを
制御データ・バスに対して与える。このデータ・バスは
１６ビツトであり、残りのビットはブロック８６により
示される他のデータ入力によって与えられる。装置コー
ドを含むワードは、どれが要求側のＣＰＵであったかに
従ってＣＰＵ０データ・ラッチ８８またはＣＰＵ１デー
タ・ラッチ９０に対して与えられることになる。全ての
Ｉ１０チャネル制御装置が行なわわかつ割込み元要求に
対する応答がシステム・バス上に発される前に他のＣＰ
Ｕが丁／○チャネル制薗装置をアクセスオろならばデー
タが失われないように、各ＣＰＵ毎に１つのデータ・ラ
ッチを備えろことが望ましい。

マルチプレクサ９２は、データ・アレイ５４がらの要求
と同時にＣＰＵ［］データ・ラッチ８８またはｃｐｕｉ
データ・ラッチ９０からのデータの適当な選択を行なう
。データ・アレイ５４はこのデータをシステム・バスに
対して送出ｆることになる。

、本文に述べた如き割込みを取扱う装置および方法は、
デュアル・プロセッサが単一の命令で全てのＩ１０チャ
ネル制御装置において最も高い優先順位の割込みを決定
することを可能にする。１つのＣＰＵが単一の同報割込
み元要求を行ない、要求された情報を与える全てのＩ１
０チャネル制御装置から同時に単一の応答を受取る。こ
の単一の同時に付勢される信号は１例えＩ１０チャネル
制御装置が一般に非同期的に動作しつつある場合でさえ
可能とされる。

本文においては割込みを取扱う方法および装置の特定の
構成を本発明の特定の実施態様について開示したが５本
発明はこれに限定されるものでは。

ない。本発明の主旨および範囲内の本発明の変更例は当
業者には想到されよう。従って、このような変更は頭書
の特許請求の範囲によって包含されるべきものである。

【図面の簡単な説明】

第１図は本発明の割込み処理装置を盛込んだ多重プロセ
ッサ計算システムを示す概略ブロック図。 第２図は第１図のシステムからの入出力チャネル制御装
置を示す概略図、第６図は第１図のシステムによる割込
み処理ンーケンスを示すタイミング図、および第４図は
第２図の入出力チャネル制御装置の割込みを処理するゲ
ートおよびレジスタの概略図である。 １１・・・システム・バス、　　１２・・・処３１４装
置。 １４・・・Ｉ１０チャネル制御装置、１５・・・メモリ
ー制御装置、　１６・・・割込み回線、１７・・・メモ
リー・モジュール、　１８・・・ＢＭＣＩ１０ＭＣ側御
装置、　　１９・・・８ＭＣバス、　２０・・・ＤＣＨ
工１０装置制御装置、　２１・・・Ｔ／○（Ｐ工０）バ
ス、　２２・・・遠隔診断プロセッサ、　２４・・・遠
隔制御卓インターフェース、　　６０・・・Ｉ　／　Ｏ
ｆ’ｆｉｌＪＩＩアレイ、　　６２・・・ＰＩＯ／ＤＣ
Ｈバス制御装置。 ６４・・・データ・アレイ、　３６・・・優先回線、５
８・・・優先回線、　４０・・・ゲート、　４２・・・
ＯＲゲート、　４５・・・割込み指向エンコーダ、４４
・・・命令実行状態装置、　４６・・・工○Ｃアドレス
生成ブロック、　４８・・・８ＭＣバス制御装置。 ５０・・・内部割込みソース、　５２・・・割込み５Ｙ
ＮＣレジスタ、　　５４・・・割込み指令エンコーダ。 ５６・・・割込み割当てレジスタ、５８・・・ＣＰＵ相
互割込みレジスタ、　６０・・・ＯＲゲート、６２・・
・チャネル割込みマスク・レジスタ、　６６・・・ＣＰ
Ｕ割込みレジスタ、　６８・・・開コレクタ駆動回路、
　８０・・・マルチプレクサ、　８２・・・内部装置コ
ード・ゼネレータ、　８４・・・マルチプレクサ、８６
・・・ＯＲゲート、　　８７・・・ＡＮＤゲート、８８
・・・ＣＰＵ０データ・ラッチ、　　９０・・・ＣＰＵ
１データ・ラッチ、　９２・・・マルチプレクサ。 （外５名）

Claims (1)

1. 【特許請求の範囲】 １、命令のアドレス位相を保有するアドレス・バスと命
   令のデータ位相を保有するデータ・バスとを含むシステ
   ム・バスと、 前記システム・バスに対して接続された複数の処理装置
   とを設け、各処理装置は前記システム・バス上に同報割
   込み元要求命令を生じる装置を含み、 複数の非同期入出力チャネル制御装置を設け、該入出力
   チャネル制御装置の各々は前記システム・バス上の同報
   命令のアドレス位相の完了に応答して同期信号を生じる
   装置を含み、 複数の優先回線を設け、各優先回線は前記入出力チャネ
   ル制御装置の各々を介して接続された前記処理装置の別
   のものと対応し、前記入出力チャネル制御装置は優先順
   位に従って前記優先回線上に配置され、前記優先回線は
   、もし前記入出力チャネル制御装置が前記優先回線と対
   応する処理装置に対して前記入出力チャネル制御装置に
   保留状態の割込みを有するならば、１つの入出力チャネ
   ル制御装置によりある優先回線上の全ての低い優先順位
   の入出力チャネルにわたって優先順位が表明されるよう
   に１つの入出力チャネルにおいてゲートされることを特
   徴とする多重プロセッサ計算システム。 ２、前記入出力チャネル制御装置の各々が、該入出力チ
   ャネル制御装置により受取られた前記優先回線の状態と
   前記入出力チャネル制御装置において割込みが保留中で
   あるかどうかの状態とを組合せて優先順位割込み保留信
   号を生じる装置と、前記同期信号が生じるクロック・サ
   イクルにおいて前記の優先順位割込み保留信号をラッチ
   する装置とを更に含むことを特徴とする特許請求の範囲
   第１項記載の多重プロセッサ計算システム。 ３、前記入出力チャネル制御装置の各々が、該入出力チ
   ャネル制御装置の制御下で保留中の最も高い優先順位の
   割込みを識別する同報割込み元要求に対する応答を生じ
   る装置を更に含むことを特徴とする特許請求の範囲第２
   項記載の多重プロセッサ計算システム。 ４、ラッチ装置が、 前記入出力チャネル制御装置が優先順位を有しかつ保留
   状態の割込みを行なうかどうかを判定する装置と、 信号を格納するレジスタと、 前記同期信号が生成されない時、該レジスタに対して前
   記判定装置からの優先順位割込み信号を送出するマルチ
   プレクサとを含むことを特徴とする特許請求の範囲第２
   項記載の多重プロセッサ計算システム。 ５、もし同報割込み元要求を生じた処理装置と対応する
   前記優先順位割込み保留信号が、前記入出力チャネル制
   御装置が優先順位を有しかつ保留状態の割込みを行なっ
   たことを示すならば前記の生成された応答を選択し、か
   つもし前記同報割込み元要求を生じた処理装置と対応す
   る前記優先順位割込み保留信号が、前記入出力チャネル
   制御装置が優先順位を持たずあるいは保留中の割込みを
   行なわなかったならば零の応答を選択する装置を、前記
   入出力チャネル制御装置の各々が更に含むことを特徴と
   する特許請求の範囲第３項記載の多重プロセッサ計算シ
   ステム。 ６、前記入出力チャネルが複数のデータ・ラッチを有し
   、各データ・ラッチが前記処理装置の別のものと対応し
   て、前記同報割込み元要求を生じた処理装置が前記デー
   タ・ラッチと対応する時前記の選択された応答を受取る
   ことを特徴とする特許請求の範囲第５項記載の多重プロ
   セッサ計算システム。 ７、前記入出力チャネル制御装置の各々が、前記要求側
   の処理装置の識別に応答して前記要求側処理装置と対応
   する優先順位割込み保留信号を選択しかつ前記選択装置
   に対して選択された優先順位割込み保留信号を送出する
   装置を更に含むことを特徴とする特許請求の範囲第５項
   記載の多重プロセッサ計算システム。 ８、前記入出力チャネル制御装置の各々が、前記システ
   ム・バスを介して前記処理装置によりアクセス可能で、
   前記入出力チャネル制御装置が割当てられる処理装置の
   識別を保有する割込み割当てレジスタを更に含むことを
   特徴とする特許請求の範囲第５項記載の多重プロセッサ
   計算システム。 ９、前記入出力チャネル制御装置が、前記応答が生成さ
   れた時終了信号を生じる装置を更に含み、該終了信号は
   前記同期信号を表明解除するため用いられることを特徴
   とする特許請求の範囲第５項記載の多重プロセッサ計算
   システム。 １０、前記システム・バスが複数の開コレクタ回線を含
   むことを特徴とする特許請求の範囲第１項記載の多重プ
   ロセッサ計算システム。 １１．２つの処理装置と１つのシステム・バスを備えた
   計算システムにおいて使用される入出力チャネル制御装
   置において、 該入出力チャネル制御装置が割当てられる処理装置の識
   別を格納する割込み割当てレジスタと、各々が前記処理
   装置の別のものと関連する２つの割込みレジスタと、 保留状態の割込み信号を受取り、前記割込み割当てレジ
   スタにより決定される如き割当てられた処理装置と関連
   する割込みレジスタに対して前記の保留状態の割込み信
   号を指向する装置と、各々が前記処理装置の別のものと
   関連する２つの優先回線と、 前記処理装置の１つと関連する前記優先回線および割込
   みレジスタに応答して前記処理装置の前記の１つと対応
   する優先順位割込み信号を生じる装置とを設けることを
   特徴とする入出力チャネル制御装置。 １２、前記システム・バス上のアドレス位相の完了に応
   答して同期信号を表明する装置を更に設けることを特徴
   とする特許請求の範囲第１１項記載の入出力チャネル制
   御装置。 １３、前記同期信号が表明される時、前記優先順位割込
   み信号をラッチする装置を更に設けることを特徴とする
   特許請求の範囲第１２項記載の入出力チャネル制御装置
   。 １４、前記ラッチ装置が、優先順位割込みレジスタと、
   該優先順位割込みレジスタから第１の入力と優先順位割
   込み信号を生じる前記装置から第２の入力を受取るマル
   チプレクサとを含み、前記同期信号は、表明された時前
   記第１の入力を、また表明解除された時前記第２の入力
   を選択し、選択された該入力が前記優先順位割込みレジ
   スタに対して与えられることを特徴とする特許請求の範
   囲第１３項記載の入出力チャネル制御装置。 １５、前記システム・バスから受取られる命令に対する
   応答を生じる装置を更に設けることを特徴とする特許請
   求の範囲第１４項記載の入出力チャネル制御装置。 １６、前記システム・バス上に同報割込み元要求命令を
   送出する処理装置と関連するラッチされた優先順位割込
   み信号を選択する装置を更に設けることを特徴とする特
   許請求の範囲第１５項記載の入出力チャネル制御装置。 １７、もし前記の選択されるラッチされた優先順位割込
   み信号が前記入出力チャネル制御装置が優先順位を有し
   かつ保留中の割込みを行なうことを示すならば、前記の
   選択されるラッチされた優先順位割込み信号と同報命令
   とに応答して前記生成装置により生成された応答を選択
   し、さもなければ零の応答を選択する装置を更に設ける
   ことを特徴とする特許請求の範囲第１６項記載の入出力
   チャネル制御装置。 １８、各々が前記処理装置の別のものと関連する２つの
   データ・ラッチを更に設け、前記の選択された応答が前
   記同報命令を送出した処理装置と関連するデータ・ラッ
   チに格納されることを特徴とする特許請求の範囲第１７
   項記載の入出力チャネル制御装置。 １９、１つのシステム・バスと、複数の処理装置と、複
   数の入出力チャネル制御装置とを含む多重プロセッサ計
   算システムにおける割込みを取扱う方法において、 優先順位に従って前記各入出力チャネル制御装置を介し
   て各処理装置に対して優先順位チェーンを提供し、 割込みが保留状態にある１つの処理装置と対応する優先
   順位チェーンにわたり全ての低い優先順位の入出力チャ
   ネル制御装置に対して優先順位を表明し、 各優先順位チェーンの状態および割込みが前記処理装置
   に対して保留状態にあるかどうかに応答して各処理装置
   毎に対する優先順位割込み信号を生じ、 要求側の処理装置から同報割込み元要求命令を付勢し、 前記同報割込み元要求命令のアドレス位相の完了時に前
   記入出力チャネル制御装置の各々に同期信号を表明し、 前記同期信号の表明と同時に各処理装置に対する優先順
   位割込み信号をラッチし、 前記割込み元要求を実行して保留状態の割込みにより決
   定される応答を生じ、 もし要求側の処理装置と対応する前記のラッチされた優
   先順位割込み信号が、各入出力チャネル制御装置が優先
   順位を有しかつ保留状態の割込みを行なったことを示す
   ならば実行された応答を選択し、もし前記のラッチされ
   た優先順位割込み信号が、各入出力チャネル制御装置が
   優先順位あるいは保留状態の割込みを欠くことを示すな
   らば零の応答を選択するステップからなることを特徴と
   する方法。 ２０、前記入出力チャネル制御装置が１つの命令を実行
   を終了した時前記同期信号を表明解除するステップを更
   に含むことを特徴とする特許請求の範囲第１９項記載の
   方法。 ２１、全ての入出力チャネル制御装置に対して前記の選
   択された応答を同期的に付勢するステップを更に含むこ
   とを特徴とする特許請求の範囲第１９項記載の方法。