JPH01295355A - マルチマスタバス用割込制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マルチマスタバスを介して他のモジュールからの割込要
求を受は割込要因に対応する割込ベクタ番号を発生して
ＣＰＵへ供給するマルチマスタバス用割込制御回路であ
って、他モジュールからの割込要因の種別に応じてそれ
ぞれ異なるベクタ番号を発生することによって、従来必
要とされていたソフトウェア処理による他モジュールか
らの割込要因の判定処理を不要とし、ソフトウェア処理
の短縮、特にリアルタイムモニタのオーバーヘッドを極
力少なくすることを可能にしたマルチマスタバス用割込
制御回路である。

〔産業上の利用分野〕

本発明はマルチマスタバス用割込制御回路、特に、ＦＡ
（ファクトリ・オートメーション）化を実現するための
マルチプロセッサシステムに好適なマルチマスタバスに
適した割込制御回路に関する。

ＮＣ工作機械によるＦＡの分野では、近年、工具・ロボ
ット等の制御対象物をテレビカメラ等でとらえ、画像解
析装置でその画像を解析して制御へフィードバックする
という視覚的な処理を加味した制御等のような複雑で高
度な制御が行なわれるようになってきた。このように処
理が複雑でかつ高度な制御を迅速に行なうための一つの
方法として、全体の処理を複数のプロセッサに分割して
１個のプロセッサの負荷を軽＜シ、かつプロセッサ間の
データの送受を高速にするために、プロセッサ間をマル
チマスタバスで相互に接続する手法がとられている。本
発明は、このように複数のプロセッサがマルチマスタバ
スによって相互に接続されて複雑で高度なＦＡを実現す
るシステムに特に有用なマルチマスタバス用割込制御回
路について言及する。

〔従来の技術〕

第５図は前述のようなマルチマスタバスを利用して構成
したＦＡシステムの一例を表わすブロック図である。

本図はＦＡ化された機械加工工場における自動運転の最
小単位である加工セルの１つを表わしている。図におい
て、ＮＣ工作機械５０２は与えられたＮＣプログラムに
従ってワークを加工する。ロボット５０１は荷受台に置
かれた未加工ワークをつかみＮＣ工作機械５０２の所定
の位置まで運んでセットしたり、加工済ワークをＮＣ工
作機器５０２から荷受台まで運ぶ役割を受は持つ。周辺
機械５０３は例えば荷受台を制御するＰＬＣ（プログラ
マブルロジックコントローラ）等である。これらの装置
はすべてセルコントローラ４００と結ばれることによっ
て相互に有機的に結合され、いわゆる群制御が行なわれ
て所定の機械加工を無人で連続的に実行する。例えばこ
の加工セルにおいて“Ａ”という種類の機械加工を連続
的に実行する場合、そのためのプログラムはセルコント
ローラ４００内の外部記憶装置１０１内にそれぞれロボ
ッ）５０１用のＡのプログラム１０１１、ＮＣ工作機械
５０２用のＡのプログラム１０１２、周辺機器５０３用
のＡのプログラム１０１３という具合に格納されている
。別の種類例えば“Ｂ″という機械加工を行なっていた
加工セルで機械加工“Ａ″に切換る場合、切換に先だっ
てセルコントローラ４００内のメインプロセッサ１０２
は外部記憶装置１０１からプログラム１０１１　、１０
１２および１０１３をとり出し、それぞれを各装置へ転
送する。その場合、各装置５０１〜５０３への転送をメ
インプロセッサ１０２でタイミングをとりながら行なう
のではメインプロセッサ１０２の負荷が重くなり過ぎて
しまい、その他の仕事へ重大な影響を与えてしまう。し
たがって、そのような仕事は各装置と１対１あるいは１
対複数で割り当てられたチャンネルプロセッサ１０３〜
１０５にて行ない、メインプロセッサ１０２は単に各チ
ャンネルプロセッサに指示を与えるのを主な仕事とする
ことが望ましい。

この場合、メインプロセッサ１０２より指示を与えられ
たチャンネルプロセッサはマルチマスタバス２００に対
してバスの使用要求を出し、使用可能な状態となったら
、マルチマスタバス２００を介して記憶装置１０１から
所定のプログラムを読み出し、各装置５０１〜５０３と
同期をとりながら各装置５０１〜５０３へ転送していく
。この時、メインプロセッサ１０２から各チャンネルプ
ロセッサ１０３〜１０５への指示、および各チャネルプ
ロセッサ１０３〜１０５からメインプロセッサ１０２へ
の転送完了の報告等はすべてマルチマスタバス２００を
介する割込処理によって行なわれる。

第６図はこのような割込処理を実現するための従来の割
込制御回路の一例を表わす図である。マルチマスタバス
２０で相互に接続された複数のモジュール１０−１〜１
０−ｎのうちの１つのモジュール１０−ｉ内の割込制御
回路１２０にはバスインターフェース１４０とベクタ番
号発生回路とが具備されている。バスインターフェース
１４０は内部に割込ステータスレジスタ１４１を持ち、
これが割込信号の交換を行なう各モジュール１０−１−
１０−　ｎに少なくとも１個ずつ具備されて相互の割込
信号の受は渡しを行なっている。すなわち、割込を出す
側のモジュール１こ属するバスインターフェース１４０
がそのモジュールに属するＣＰＵ　２２０からの指令に
基づいて割込の向は先のモジュールに属するバスインタ
ーフェース１４０内の割込みステータスレジスタ１４１
の所定のビットへ書込むための制御信号を出力する。こ
の信号はマルチマスタバス２０のバスの空き時間に出力
され、マルチマスタバス２０を介して向は先のモジュー
ルのバスインターフェース１４０へ達スル。バスインタ
ーフェース１４０の割込ステータスレジスタ１４１のい
ずれかのビットが１　（真）になったらすべてのビット
のＯＲをとった信号は１となり、それがベクタ番号発生
回路１８０へ入力される。ベクタ番号発生回路１８０に
はバスインターフェース１４０からの信号の他にもＣＰ
Ｕ　２２０が直接駆動する入出力回路等からの割込信号
も入力される。ベクタ番号発生回路１８００入力端子の
１つが１になるとＣＰＵ　２２０に対して割込信号ＩＮ
Ｔを出力する。割込信号ＩＮＴに対する応答としてＣＰ
Ｕ　２２０からＩＮＴＡ信号が出力されると、ベクタ番
号発生回路１８０は受は付けた割込の種類に応じたベク
タ番号を出力する。ｃｐｕ　２２ｇはバス２３０を介し
てこのベクタ番号を読み込み、メモリ２２１内のベクタ
番号によって決まる所定のアドレスから割込処理ソフト
ウェアの先頭アドレスである割込ベクタを取り出し、そ
の番地へ分岐する。

割込が他のモジュールからの割込であり、その割込処理
ソフトウェアの実行が開始されるとそのソフトウェアの
命令に従ってＣＰＵ　２２０はバスインターフェース１
４０からバス２３０を介して割込ステータスレジスタ１
４１の内容を読み出し、割込をかけてきたモジュールの
種類あるいは割込要因の種類を知り、それに応じてさら
に分岐する。

〔発明が解決しようとする課題〕

前述のように他のモジュールからの割込みが発生した場
合は、ソフトウェアで割込ステータスレジスタ１４１の
内容を読み出し、その内容に応じて分岐するという処理
が不可欠であり、そのためソフトウェアの処理に時間を
要することになる。

第５図のようなシステムではソフトウェアを処理内容に
よっていくつかのタスクに分割し、それらを管理するリ
アルタイムモニタの管理下でイベント起動形のリアルタ
イム処理を行なうのが最も一般的である。この場合、割
込処理ソフトウェアの処理時間の増加はオーバーヘッド
タイムの増加につながり、システム全体の機能を著しく
低下させることになる。

したがって本発明の目的は、複数のプロセッサをマルチ
マスタバスによって相互に接続したＦＡシステムにおい
て用いられている従来の割込制御回路の上記の欠点を改
良し、システム全体の能力を向上させることにある。

〔課題を解決するための手段〕

第１図は本発明のマルチマスタバス用割込制御回路の原
理図である。本図において、マルチマスタバス２０は複
数のバスマスタ（プロセッサ）を含む多数のモジュール
１０−１〜１０−ｎを相互に接続するものであり、バス
マスタ相互間で調停しながらそのうちの１つに所定の規
則に基づいてバスの使用権を順次与えることによりバス
マスタ相互間およびその他のモジュールとバスマスタと
の間で高速でデータの送受を行なうための多数の信号線
よりなっている。各モジュールのすべて、またはその一
部に具備される割込制御回路１２はそれが属するモジュ
ール１０−ｉ以外のモジュール１０−ｉ　−１０−ｉ−
１，１０−ｉ＋１−１０−ｎからの割込要求である外部
割込要求を受けて割込要因に対応する割込ベクタ番号を
発生してバス２３へ供給するものであり、該外部割込要
求に応じて他モジュールからの割込要求が発生したこと
を表わす外部割込信号■と割込要因の種別を表わす割込
ステータス信号Ｓとを発生するバスインターフェース１
４と、外部割込信号■を含む複数の割込信号のいずれか
が真であるときに真である割込信号のいずれかを受け付
けた割込信号に対応して第１のベクタ番号Ｎ１を発生す
る第１のベクタ番号発生回路１８とを具備している。

本発明のマルチマスタバス用割込制御回路１２は上記に
加えて、さらに第１のベクタ番号Ｎ１が外部割込要求工
に対応するベクタ番号であるときには割込ステータス信
号Ｓの各状態に対応する第２のベクタ番号Ｎ２を発生し
てバス２３へ供給し、第１のベクタ番号Ｎ１が外部割込
信号■に対応するベクタ番号でないときには第１のベク
タ番号Ｎ、と同一かまたはそれに対応するベクタ番号Ｎ
、／を発生してバス２３へ供給する第２のベクタ番号発
生回路１６を具備している。

〔作　用〕

他のモジュール１０−１〜１０−ｉ−１，１０−ｉ＋１
〜１０−ｎからの割込みの場合でも、第２のベクタ番号
発生回路１６が割込ステータス信号Ｓに応じて異なるベ
クタ番号Ｎ２を発生するので、割込要因に応じてハード
ウェアで別々の割込処理ソフトウェアに分岐させること
ができる。したがって、ソフトウェアで割込要因を調べ
る必要がなくなり、その分、処理時間は短かくなる。

〔実施例〕

第２図は本発明のマルチマスタバス用割込制御回路の第
１の実施例を表わす図である。本図では割込制御回路と
バス２３０のみを表わしている。

バスインターフェース１４２　は第６図で説明したバス
インターフェース１４０と同様であるが割込ステータス
レジスタ１４１の読み出しをバス２３０を経由してソフ
トウェアで読み出すのでなく、その内容を表わす信号線
Ｓで引き出している。信号線Ｓの本数は本図では８であ
るが、外部割込の種類の数に応じてそれ以上の数に定め
られる。ベクタ番号発生回路１８０は第６図のものと同
一である。外部割込ベクタリファレンスレジスタ１６４
は外部割込信号Ｉに対してベクタ番号発生回路１８０が
発生するベクタ番号を格納しておく　ＲＯＭあるいは図
示するようにバス２３０と接続されてＣＰＵ側から書込
むことも可能なメモリである。メモリ１６３は後述する
ようにベクタ番号が書込まれたＲＯＭまたは図に明示し
ていないがそのアドレスもバス２３０に接続されてＣＰ
Ｕ側から書込むことが可能なメモリである。コンパレー
タ１６１　は人力“Ａ”と人力“Ｂ　１１の値を比較し
、両者が一致していれば二”の端子を“真”にする。マ
ルチプレクサ１６２はセレクト端子“Ｓ”の論理状態に
応じて入力“Ａ”または“Ｂ”の内容のいずれかを選択
し、選択した内容を出力する。入力“Ａ”にはバスイン
ターフェース１４２の出力Ｓに加えて論理“１”を表わ
すビットが付加されており、人力“Ｂ”にはベクタ番号
発生回路１８０のベクタ番号出力用信号線ＮＩに加えて
論理“０”を表わすビットが付加されている。

外部割込ベクタリファレンスレジスタ１６４が前述のよ
うなＲＯＭでなく書込可能なメモリである場合にはソフ
トウェアプログラムがスタートした時点で同様な内容が
予め書き込まれている。メモリ１６３にも同様にＲＯＭ
でない場合には所定の内容が予め書込まれる。

他のモジュールからの割込が発生すると、すなわちバス
インターフェース１４２内の割込ステータスレジスタ１
４１内の成るビットが“１”になると、外部割込信号■
は１になり、ベクタ番号発生回路１８０は予め書込まれ
ているデータをもとに所定のベクタ番号Ｎ１　を出力す
る。コンパレータ１６１はこのＮ１　と外部割込ベクタ
リファレンスレジスタ１６４の内容とを比較し、割込が
他モジュールからの場合、両者は一致するから論理“１
”を出力する。マルチプレクサ１６２はこの時、人力“
Ａ”を選択し、出力する。そうするとメモリ１６３の出
力りにはアドレス人力“Ａ″すなわちマルチプレクサ１
６２の出力、言い換えればバスインターフエース１４２
の割込ステータスレジスタ１４１　に論理“１”を付加
した情報によりアドレスされた内容が出力されバス２３
０へ供給される。

一方、外部割込以外の割込が発生すると、すなわち内部
割込信号■′のいずれかが論理“１”になると、ベクタ
番号発生回路１８０はそれに対応するベクタ番号を発生
する。この場合にはコンパレータ１６１の入力“Ａ”と
“Ｂ”は一致しないのでその出力は“０”になり、マル
チプレクサ１６２は人力“Ｂ″すなわちベクタ番号発生
回路１８０が出力するベクタ番号Ｎ、に論理“０”ビッ
トを付加した内容を選択して出力する。したがってメモ
リ１６３はこの情報によってアドレスされた内容をＤへ
出力しバス２３０へ供給する。

メモ！Ｊ　１６３に書込まれる内容の一例を第３図に示
ス。アドレス９ビツトのうち、最上位ビットハマルチプ
レクサ１６２の入力において付加される“０”または“
ｌ”に対応している。それ以下の８ビツトはバスインタ
ーフェース１４２の割込ステータスレジスタ１４１の各
ビットまたはベクタ番号発生回路１８０が出力するベク
タ番号Ｎ１に対応している。

したがって他モジュールから割込が入り、メモリ１６３
の最下位ビットに対応する割込ステータスレジスタ１４
１のビットが“１”にセットされると前述のような過程
を経て、結局第３図中Ｃのアドレスが選択され、その内
容００１１００００が出力される。

メモリ１６３の最下位から２番目のビットに対応する割
込が入ると、同様にｄが選択され、００１１０００１が
出力される。

一方、内部割込信号Ｉ′のいずれかが論理“１”になり
、ベクタ番号発生回路１８０がベクタ番号として００１
０００００を出力すると第３図ａが選択され００１００
０００が出力される。ベクタ番号発生回路１８０が００
１００００１を出力すると同様に００１０００旧がメモ
リ１６３から出力され、バス２３０へ供給される。

この例のようにベクタ番号発生回路１８０が出力するベ
クタ番号とメモリ１６３が出力するベクタ番号とが一致
していても、異なっていても１対１で対応へしていれば
良い。

第４図は、本発明のマルチマスタバス用割込制御回路の
第２の実施例を表わす図である。本図中、バスインター
フェース１４２、ベクタ番号発生回路１８０、コンパレ
ータ１６１、および外部割込ベクタリファレンスレジス
タ１６４は第２図と同様であり、その作用も同様である
。

第２図の回路と異なる点の第１はメモリ１６５の位置で
ある。すなわち、マルチプレクサ１６８の出力が直接バ
ス２３０と接続され、割込ステータスレジスタ１４１か
らの出力Ｓはメモリ１６５を経てベクタ番号に変換され
てマルチプレクサ１６８へ達する。

マルチプレクサ１６８　はメモリ１６５から出力される
ベクタ番号とベクタ番号発生回路１８０とのいずれかを
選択し、バス２３０へ供給する。メモリ１６５は、第３
図中、ｃ、ｄのアドレスの最上位ビットの“ｌ”を除い
たような形式になっている。

〔発明の効果〕

以上述べてきたように、本発明のマルチマスタバス用割
込制御回路は多モジュールからの割込に対しても割込要
因の種類に応じて異なるベクタ番号を出力するので、ソ
フトウェアで割込要因を調べる必要がなくなり、イベン
ト起動形のリアルタイム処理においてオーバーヘッドタ
イムを減らし、システムの機能を向上させる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明のマルチマスタバス用割込制御回路の第
１の実施例を表わす図、 第３図は第２図のメモリ１６３の内容の一例を表わす図
、 第４図は本発明のマルチマスタバス用割込制御回路の第
２の実施例を表わす図、 第５図はマルチマスタバスを使用したＦＡシステムの一
例を表わす図、 第６図は従来のマルチマスタバス用割込制御回路の一例
を表わす図である。 図において、 １４・・・バスインターフェース、 １６・・・第２のベクタ番号発生回路、１８・・・第１
のベクタ番号発生回路。

Claims (1)

1. 【特許請求の範囲】 １、複数のバスマスタを含む多数のモジュール（１０−
   １〜１０−ｎ）を相互に接続するマルチマスタバス（２
   ０）を介しての他のモジュール（１０−１〜１０−ｉ−
   １、１０−ｉ＋１〜１０−ｎ）からの割込要求である外
   部割込要求を含む多種の割込要求を受けて該割込要求の
   種類に対応する割込ベクタ番号を発生してバス（２３）
   へ供給するマルチマスタバス用割込制御回路（１２）で
   あって、該外部割込要求に応じて他モジュールからの割
   込要求が発生したことを表わす外部割込信号（Ｉ）と割
   込要因の種別を表わす割込ステータス信号（Ｓ）とを発
   生するバスインターフェース（１４）と、該外部割込信
   号（Ｉ）を含む複数の割込信号のいずれかが真であると
   きに真である割込信号のいずれかを受け付け受け付けた
   割込信号に対応して第１のベクタ番号（Ｎ２）を発生す
   る第１のベクタ番号発生回路（１８）とを具備するマル
   チマスタバス用割込制御回路（１２）において、 該第１のベクタ番号（Ｎ＿１）が該外部割込信号（Ｉ）
   に対応するベクタ番号であるときには該割込ステータス
   信号（Ｓ）の各状態に対応する第２のベクタ番号（Ｎ＿
   ２）を発生してバス（２３）へ供給し、該第１のベクタ
   番号（Ｎ＿１）が該外部割込信号（Ｉ）に対応するベク
   タ番号でないときには該第１のベクタ番号（Ｎ＿１）と
   同一かまたはそれに対応するベクタ番号（Ｎ＿１′）を
   発生してバス（２３）へ供給する第２のベクタ番号発生
   回路（１６）を具備することを特徴とするマルチマスタ
   バス用割込制御回路。