JPH0227405A

JPH0227405A - プログラマブルコントローラ

Info

Publication number: JPH0227405A
Application number: JP17671788A
Authority: JP
Inventors: Yoshimori Obata; 吉盛小畑
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-15
Filing date: 1988-07-15
Publication date: 1990-01-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、各種の制御に用いられ、複数台の演算処理装
置を有し、並列演算処理が可能なプログラマブルコント
ローラに関する。

［従来の技術］従来、プログラマブルコントローラとして、演算処理装
置を二重化して互いにバックアップするようにした第１
の例と、演算処理装置をマルチ構成とした第２の例があ
る。

第５図は、従来のプログラマブルコントローラの例を示
すものであり、演算処理装置１，２は、マルチパスシス
テムに対応しており、演算処理装置１は演算部ＩＡおよ
びマルチパスインタフェイスＩＢを備え、また、演算処
理装置２は演算部２人およびマルチパスインタフェイス
２Ｂを備えている。演算処理装置１．２はシステムバス
６例えばマルチパス（インテル社の商品名）に接続され
、このシステムバス６には共有メモリ３および入出カモ
ジュール４が接続されている。中央演算処理装置１，２
相互間には、この両者間のタイミングを調整するハンド
シェイク信号５Ｓが伝送されるようになっており、また
、システムバス６にはシステムバス信号６ｓが伝送され
るようになっている。なお、図では、システムバス６は
、簡略化するためすべて共通なものとして示しである。

以上のような構成の従来のプログラマブルコントローラ
では、演算処理装置１，２がシステムバス６に伝送され
るシステムバス信号６ｓの空き時間を利用し、互いに必
要な情報の入出力を共有メモリ３や、入出カモジュール
４に対して行なわれる。

第５図の構成のものをプログラマブルコントローラとし
て使用するには、演算処理装置１．２の同期を取り、運
転を行なう必要がある。また、システムバス６が接続さ
れる演算処理装置１゜２内部に、それぞれマルチパスイ
ンクフェイス１、Ｂ、２Ｂを各々／＄備する必要がある
。ここで、第５図の演算処理装置１，２の他に、これが
３台以上となる場合には、同期化手順が複雑化し、個別
演算処理装置の自由な共ａメモリ３や入出カモジュール
４の情報人出力が制約され、即ち、最も遅い演算部ＩＡ
、２Ａと同期をとるのが一般的である。

また、演算処理装置１．２の二重化バックアップ構成の
プログラマブルコントローラの場合は、１台の演算処理
装置例えば１が共有メモリ３へ情報を蓄えながら演算を
行ない、演算処理装置１の内部で障害が発生した場合な
どには、いままで待機していた演算処理装置２側が障害
の発生した演算処理装置１に代り、引続き共有メモリ３
からの情報により演算を継続させるように構成されてい
る。

このような構成の場合には、前述のように両者の同期化
を図るため、演算処理装置１，２のうち１台は待機状態
となり、実際の演算処理は行なわれず、監視のみを行な
うのが一般的である。

（発明が解決しようとする課題）前述した従来の演算処理装置のマルチ構成によるプログ
ラマブルコントローラでは、システムバス信号６ｓを−
、演算処理装置１，２に対応化し、各演算処理装置１．
２間のハンドシェイク信号５Ｓ及び各演算処理装置１．
２は、マルチパスインタフェイスを設ける必要があり、
このため同期化を行なうための手順が複雑になるという
欠点があり、さらに、並列処理可能な演算処理装置の台
数に制約がある。また、演算処理装置の二重化バックア
ップ構成によるプログラマブルコントローラでは、並列
処理は不可能であり、バックアップシステムの対応が比
較的困難である。

このようなことから、本発明は簡単なシステムバスの構
成ですみ、簡易な同期化が可能であり、並列処理可能な
演算処理装置の台数に事実上制約がなくなるプログラマ
ブルコントローラを提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明は前記目的を達成するため、システムバスに接続
され、このシステムバスから必要な情報をアクセス可能
な独立したデュアルポートメモリを有した複数台の演算
処理装置と、前記デュアルポートメモリに記憶されてい
る情報に基づき、前記システムバス経由で前記複数台の
演算処理装置とのデータの入出力を行なうシステムバス
制御装置とからなるものである。

（作用）本発明は、システムバス制御装置によりシステムバス信
号が制御され、これによりデュアルポートメモリと各演
算処理装置間のデータ転送が繰返され、各演算処理装置
ではデュアルポートメモリのデータを介して全ての情報
が入出力可能となる。このようなことから、簡単なシス
テムバスの構成ですみ、簡易な同期化が可能であり、並
列処理可能な演算処理装置の台数に事実上制約がなくな
る。

（実施例）以下、本発明の実施例について図面を参照して説明する
が、始めに本発明の概要について説明する。本発明は、
一般に、プログラマブルコントローラの動作が、内部演
算処理と、入出力処理を交互に繰返す動作でに成立って
いる点、及び内部演算処理が入出力処理に比較して長時
間になる場合が大部分である点に着目したものである。

本発明は、第１図のように共有メモリ３を有し、システ
ムバス信号６ｓを制御可能な１台の制御用の演算処理装
置１０と、これにたいしてシステムバス信号６ｓがそれ
ぞれ接続されるデュアルボートメモリ（メイルボックス
メモリ）７Ｂ、８Ｂ、９Ｂを介して入出力要求を行なう
複数台の演算処理装置７．８．９により構成されること
を特徴とし、各演算処理装置７，８．９が並列に演算処
理を行なう上で問題となる同期化問題と、複雑なバス制
御を解決できるようにしたものである。

第４図は通常プログラマブルコントローラ内で１台の演
算処理装置が運転状態にあるときの、内部演算処理と入
出力処理の時間比率例を示すものであり、この図から明
らかなように、内部演算処理時間はプログラム内容によ
り変動し、また、入出力処理は、入出カモジュール数に
より変動するが、入出力処理は単純なデータ転送のみで
あるから、大部分が内部演算処理となるのが一般的であ
る。この場合、プログラマブルコントローラのシステム
バス信号６ｓは、内部処理の間は空時間となっている。

なお、第４図の内部演算に必要な情報は、直前の入出力
により得られたものを基に実行され、結果は直後の入出
力処理により得られる。

このようなことから、複数台の演算処理装置７．８．９
が演算処理を行ない、１台の制御用の演算処理装置１０
が、入出力処理を行ない必要なデータ部分を演算処理装
置７，８．９との間で転送を行なえば、システムバス信
号６ｓを有効に使用することが可能となり、演算処理装
置７，８゜９では、演算処理装置１０からのデータ転送
処理待ちが生じるが、プログラマブルコントローラの特
性上人出力処理に要する時間割合が非常に少ない特性が
あるためほとんど問題とはならず、大部分の時間が演算
処理装置７，８．９のモジュールが同時に演算処理を行
なっていることになる。また、１台の演算処理装置１０
がシステムバス信号６ｓを制御し、入出力処理を行なう
ため、同期化の問題が発生しない。さらに、演算処理を
行なう複数の演算処理装置８．９のうちいずれかが停止
しても、制御用の演算処理装置１ｏと残りの演算処理を
行なう演算処理装置７，８．９の動作が可能であり、演
算処理装置７．８．９のみならずこれ以外の演算処理装
置の台数についても制限がない。

第３図は、本発明による並列演算処理が可能なプログラ
マブルコントローラの運転中の演算処理装置１０、演算
処理装置７．８．９の各動作を時間と実行内容で示した
ものであり、ＭＣＰＵは共有メモリ３を内蔵している演
算処理装置１゜と、ＥＩＣＰＵ、Ｅ２ＣＰＵ％Ｅ３ＣＰ
Ｕは３台の演算用の演算処理装置７．８．９と、ａ（斜
線部）は入出力処理を示し、演算処理袋ＦＩｔ１゜（Ｍ
ＣＰＵ）に内蔵した共有メモリ３と入出カモジュール４
間のデータ転送が行なわれる。ｂ（斜線部）は、３台の
演算処理装置（ＥＩＣＰＵ。

Ｅ２ＣＰＵ、Ｅ３ＣＰＵ）７，８．９のデータ転送要求
を確認の上、要求無しとの判断を下した場合である。Ｍ
ｌ、Ｍ２．Ｍ３．Ｍｌ’　　Ｍ２’は演算処理装置（Ｅ
ＩＣＰＵ、Ｅ２ＣＰＵ。

Ｅ　３　ＣＰ　Ｕ）が個別に内蔵されるシステムバス信
号６ｓを介してデータ転送可能なデュアルポートメモリ
７Ｂ、８Ｂ、９Ｂ上のデータ入出力待ち状態・Ｅｌ・　
Ｅｌ・　Ｅ３・　Ｅ、　　・　Ｅｌ　・　Ｅ３Ｅｌ　　
、Ｅｌ　は演算処理時間、Ｓｌ、Ｓ２゜Ｓ３　＊　　Ｓ
ｌ　　＋　　Ｓ２　　は演算処理装置１０に内蔵の共有
メモリ３と演算処理装置（ＥＩＣＰＵ。

Ｅ２ＣＰＵ、Ｅ３ＣＰＵ）７，８．９に内蔵のデュアル
ポートメモリ７Ｂ、８Ｂ、９Ｂ間で行なう要求情報確認
とデータ転送区間である。

第３図に示すように、−台の制御用の演算処理装置１０
がシステムバス６を有効に使用し、演算処理装置７．８
．９との間でデータを転送し、その情報は更に入出力処
理により各人出カモジュール４とのデータ転送に使用さ
れる。第３図の処理サイクルは、制御用の演算処理装置
１０の処理サイクルに同期されることになり、演算処理
の遅い演算処理装置のために全体の処理が遅れることな
い。

第１図は、本発明によるプログラマブルコントローラの
一実施例の概略構成を示すブロック図であり、共有メモ
リ３は制御用の演算処理装置１０に設けられている例で
ある。演算処理装置７．８．９は第３図（７）ＥＩＣＰ
Ｕ、Ｅ２ＣＰＵ。

Ｅ３ＣＰＵの動作に対応し、第１図の制御用の演算処理
装置１０は第３図のＭＣＰＵの動作に対応する。演算処
理装置７，８．９の内部には、それぞれデュアルポート
メモリ７Ｂ、８Ｂ、９Ｂを有し、これらはメイルボック
スメモリとしてシステムバス６側と演算部７Ａ、８Ａ、
９Ａが個別に使用することのできる入出力形態となって
いる。

第２図は、デュアルポートメモリ７Ｂ、８Ｂ。

９Ｂに各演算部７Ａ、８Ａ、９Ａが入出力要求を行なう
場合のデータフオマットの設定例を示すものであり、通
常デュアルポートメモリ内部は、要求情報部と入出力デ
ータバッフ７部に分けである。

従って、第１図の演算処理装置１０は、要求情報に従っ
て必要なデータの入出力を個別のデュアルポートメモリ
７Ｂ、８Ｂ、９Ｂへ転送可能になっている。

以上述べた本発明によるプログラマブルコントローラの
実施例によれば、次のような効果が得られる。

１）システムバス６は、マルチパスシステムでなくとも
よいので、構成が簡略化される。

２）複数台の演算処理装置７，８．９を同時に実行させ
ても、プログラマブルコントローラの特性、即ち入出力
処理に要する時間が相対的に短い点を利用するため、各
演算処理用の演算処理装置７．８．９のオーバヘッド比
率はさほど増大しない。

３）同期化手順は不要であり、制御用の演算処理装置１
０の実行周期に同期される。

４）ｆｆｌ数台の演算処理装置７，８．９の演算処理時
間は、各々自由になる。

５）演算処理装置７，８．９のいずれかを停止させても
、他の演算処理動作に無関係に実行できる。

６）演算処理装置１０を介して共有メモリ３へ、常に各
演算処理装置７，８．９のデータがファイルされるため
、いずれかの演算処理装置７，８゜９がダウンしても、
バックアップされるため、データが直ちに使用可能とな
る。

７）演算処理装置７，８．９の台数は、事実上制限がな
い。

次に、本発明の変形例について説明する。第１図の実施
例は共有メモリ３を演算処理装置１０に内蔵したものを
あげたが、共有メモリ３をシステムバス６と結合しても
前述の実施例と同等の効果が得られる。また、第４図の
ように処理速度が充分速い場合、または、第３図の演算
処理装置ＥＩＣＰＵ、Ｅ２ＣＰＵ、Ｅ３ＣＰＵの処理サ
イクルが低速でよい場合、演算処理装置ＭＣＰＵ（第１
図の１０）においても、演算処理を含む他の実行サイク
ルを含ませることは容易に推定できる。さらに、第１図
のデュアルポートメモリ（第２図のメイルボックスメモ
リ）の情報と共有メモリ３の情報の取扱い、分割方法、
演算処理装置７゜８．９間でのデータリンクなどは、本
発明の構成から容易に推定できるソフトウェアプロトコ
ルである。

なお、第１図の実施例は、最小の構成要素を示すもので
あり、これを例えばマルチパスインタフェイスを持ちな
がら、制御用の演算処理装置を１台と、その他はデュア
ルポートメモリを有する演算制御用の演算処理装置とし
て動作させる手段は、事実上第１図の最小の構成要素だ
けで動作する場合に含まれることは容易に推定できる。

〔発明の効果〕

以上述べた本発明によれば、並列演算処理を行なう演算
処理装置の台数に制限がなく、効率的なシステムバス利
用により簡易なバスシステムで対応可能であり、また、
バックアップシステムの対応も容易となり、必要数の任
意の演算処理モジュールの追加が可能となるプログラマ
ブルコントローラを堤１共することができる。

【図面の簡単な説明】

第１図は本発明によるプログラマブルコントローラの一
実施例の概略構成を示すブロック図、第２図は第１図の
デュアルポートメモリ（メイルボックスメモリ）のデー
タフォーマットの一例を示す図、第３図は同実施例の制
御用の演算処理装置と演算処理用の演算処理装置におけ
る処理時間例を示す図、第４図は１台の演算処理装置お
ける処理時間の一例を示す図、第１図は従来のマルチパ
スシステム構成のプログラマブルコントローラの一例の
概略を示すブロック図である。３・・・共有メモリ、４・・・入出カキジュール、５ｓ
・・・ハンドシェイク信号、６・・・システムバス、６
Ｓ・・・システムバス信号、７　（Ｅ　Ｉ　ＣＰＵ）　
。８　（Ｅ２ＣＰＵ）、９　（Ｅ３ＣＰＵ）・・・演算処
理用の演算処理装置、７Ａ、８Ａ、９Ａ・・・演算部、
７Ｂ、８Ｂ、９Ｂ・・・デュアルポートメモリ（メイル
ボックスメモリ）、１０・・・制御用の演算処理装置、
ＩＯＡ・・・入出力制御部、１０Ｂ・・・バス制御部。出願人代理人　弁理士　鈴江武彦第３図 □針量第４ｒ：！Ｊ第　１第２ｆ！１

Claims

【特許請求の範囲】システムバスに接続され、このシステムバスから必要な
情報をアクセス可能な独立したデュアルポートメモリを
有した複数台の演算処理装置と、前記デュアルポートメ
モリに記憶されている情報に基づき、前記システムバス
経由で前記複数台の演算処理装置とのデータの入出力を
行なうシステムバス制御装置と、からなるプログラマブルコントローラ。