JPS5851293B2 - デ−タ交換制御方式 - Google Patents
デ−タ交換制御方式Info
- Publication number
- JPS5851293B2 JPS5851293B2 JP14995076A JP14995076A JPS5851293B2 JP S5851293 B2 JPS5851293 B2 JP S5851293B2 JP 14995076 A JP14995076 A JP 14995076A JP 14995076 A JP14995076 A JP 14995076A JP S5851293 B2 JPS5851293 B2 JP S5851293B2
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- JP
- Japan
- Prior art keywords
- status
- command
- data exchange
- exchange control
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- Prior art date
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
本発明は、複数の処理装置間でのデータ交換を行うため
の制御方式に関するものである。
の制御方式に関するものである。
一般に、複数の処理装置（以下、ＣＰＵで略称する）の
間でのデータ交換はデータ交換制御装置（以下、ＤＸＣ
で略称する）を介して行われる。
間でのデータ交換はデータ交換制御装置（以下、ＤＸＣ
で略称する）を介して行われる。
第１図はその概略ブロック図を示したもので、１はデー
タ交換を行う一方のＣＰＵ。
タ交換を行う一方のＣＰＵ。
２は他方のＣＰＵ１３はＤＸＣである。
又、第２図はこのようなシステム構成において、例えば
ＣＰＵＩからＣＰＵ２へのデータ転送を行う場合の従来
のデータ転送手順を示したものである。
ＣＰＵＩからＣＰＵ２へのデータ転送を行う場合の従来
のデータ転送手順を示したものである。
以下、第１図及び第２図により従来のデータ転送動作を
説明する。
説明する。
すなわち、ＣＰＵＩはＣＰＵ２ヘデータを転送する場合
、まずＤＸＣ３に対して書込みコマンドを発行する。
、まずＤＸＣ３に対して書込みコマンドを発行する。
ＤＸＣ３はＣＰＵＩからの書込みコマンドを受けるとＣ
ＰＵ２に対して転送要求（以下、ＭＲと略称する）を行
う。
ＰＵ２に対して転送要求（以下、ＭＲと略称する）を行
う。
ＣＰＵ２はＭＲを受けるとＤＸＣ３に対し読込みコマン
ドを発行する。
ドを発行する。
ＤＸＣ３はＣＰＵＩより書込みコマンド、ＣＰＵ２より
読込みコマンドが出揃ったことによりＣＰＵＩからＣＰ
Ｕ２へのデータ転送を開始する。
読込みコマンドが出揃ったことによりＣＰＵＩからＣＰ
Ｕ２へのデータ転送を開始する。
その後、データ転送が終了すると、ＤＸＣ３は相応のス
テータスをセットして、ＣＰＵＩ 、ＣＰＵ２へ各々終
了報告（以下ＥＮＤと略記する）を行う。
テータスをセットして、ＣＰＵＩ 、ＣＰＵ２へ各々終
了報告（以下ＥＮＤと略記する）を行う。
ＣＰＵＩ 、ＣＰＵ２はＥＮＤを受けると、各々ＤＸＣ
３より相応のステ−タスを読み込んで内容をチェックす
る。
３より相応のステ−タスを読み込んで内容をチェックす
る。
このように、従来はコマンドのチェック、ステータスの
作成をＤＸＣのハードウェアにて行っているため、汎用
性がなく、例えば、第１図のＤＸＣ３はあくまでもＣＰ
ＵＩ 、ＣＰＵ２間のデータ交換制御の機能しか有して
いなかつｔう本発明は、複数台の処理装置間のデータ転
送方式において、一方の処理装置が発行したコマンドを
チェックしたり、そのステータスを作成する機能を他方
の処理装置を持たせることにより、一方の処理装置より
ソフトウェア的に視て他方の処理装置を特定の入出力制
御装置として使用することを可能にしたデータ交換制御
方式を提供することにある。
作成をＤＸＣのハードウェアにて行っているため、汎用
性がなく、例えば、第１図のＤＸＣ３はあくまでもＣＰ
ＵＩ 、ＣＰＵ２間のデータ交換制御の機能しか有して
いなかつｔう本発明は、複数台の処理装置間のデータ転
送方式において、一方の処理装置が発行したコマンドを
チェックしたり、そのステータスを作成する機能を他方
の処理装置を持たせることにより、一方の処理装置より
ソフトウェア的に視て他方の処理装置を特定の入出力制
御装置として使用することを可能にしたデータ交換制御
方式を提供することにある。
本発明の方式によれば、他方の処理装置のプログラムを
変えることにより一方の処理装置からは種々の入出力制
御装置に視え、他方の処理装置に接続された入出力装置
をも一方の処理装置より制御することが可能である。
変えることにより一方の処理装置からは種々の入出力制
御装置に視え、他方の処理装置に接続された入出力装置
をも一方の処理装置より制御することが可能である。
第３図は本発明方式を採用した場合のデータ交換制御装
置（ＤＸＣ）の一実施例の構成図を示したものである。
置（ＤＸＣ）の一実施例の構成図を示したものである。
図において、ＤＸＣ３は一方のＣＰＵＩに対する入出力
制御３１、他方のＣＰＵ２に対する入出力制御部３２、
ＣＰＵＩより発行されたコマンドを格納するコマンドレ
ジスタ部３３、該ＤＸＣにより作成されるＣＰＵＩ 。
制御３１、他方のＣＰＵ２に対する入出力制御部３２、
ＣＰＵＩより発行されたコマンドを格納するコマンドレ
ジスタ部３３、該ＤＸＣにより作成されるＣＰＵＩ 。
ＣＰＵ２間のデータ転送に関するステータスを格納する
ステータスレジスタ部３４、ＣＰＵ１に報告されるステ
ータスを格納するステータスレジスタ部３５、および転
送データを一時保持するデータレジスタ部３６より構成
される。
ステータスレジスタ部３４、ＣＰＵ１に報告されるステ
ータスを格納するステータスレジスタ部３５、および転
送データを一時保持するデータレジスタ部３６より構成
される。
ＣＰＵ２はコマンドレジスタ部３３、ステータスレジス
タ部３４の内容を読込み可能であり、ステータスレジス
タ部３５の内容をプログラムにて作成する。
タ部３４の内容を読込み可能であり、ステータスレジス
タ部３５の内容をプログラムにて作成する。
はじめ、ＣＰＵ１からＣＰＵ２ヘデータを転送する場合
の動作について説明する。
の動作について説明する。
第４図はその場合のデータ転送手順を示したものである
。
。
すなわち、ＣＰＵ１よりＤＸＣ３に対して書込みコマン
ドを発行する。
ドを発行する。
ＤＸＣ３はＣＰＵ１より書込みコマンドを受けると、そ
のコマンドをコマンドレジスタ部３３に格納すると同時
にＣＰＵ２へＭＲをかける。
のコマンドをコマンドレジスタ部３３に格納すると同時
にＣＰＵ２へＭＲをかける。
ＣＰＵ２はＤＸＣ３よりＭＲを受けると、コマンドレジ
スタ部３３の内容をチェックし、書込みコマンドである
ことを確認した後、読込みコマンドを発行する。
スタ部３３の内容をチェックし、書込みコマンドである
ことを確認した後、読込みコマンドを発行する。
ＤＸＣ３はＣＰＵＩより書込みコマンド、ＣＰＵ２より
読込みコマンドが出揃ったことによりＣＰＵＩからＣＰ
Ｕ２へのデータ転送を開始する。
読込みコマンドが出揃ったことによりＣＰＵＩからＣＰ
Ｕ２へのデータ転送を開始する。
その後、データ転送が終了すると、ＤＸＣ３は相応のス
テータスを作成してステータスレジスタ部３４にセット
してＣＰＵ２へＥＮＤを報告する。
テータスを作成してステータスレジスタ部３４にセット
してＣＰＵ２へＥＮＤを報告する。
ＣＰＵ２はＤＸＣ３からのＥＮＤを受けると、ステータ
スレジスタ部３４の内容をチェックし、ビット対応でＣ
ＰＵＩに対するＤＸＣ３のステータスを作成し、ステー
タスレジスタ部３５ヘセットする。
スレジスタ部３４の内容をチェックし、ビット対応でＣ
ＰＵＩに対するＤＸＣ３のステータスを作成し、ステー
タスレジスタ部３５ヘセットする。
ＤＸＣ３はステータスレジスタ部３５にＣＰＵ２よりス
テータスをセットされたことにより、ＣＰＵＩへＥＮＤ
を報告する。
テータスをセットされたことにより、ＣＰＵＩへＥＮＤ
を報告する。
ＣＰＵＩはＤＸＣ３からのＥＮＤを受けると、ステータ
スレジスタ部３５の内容をチェックする。
スレジスタ部３５の内容をチェックする。
このように、本発明によるデータ交換制御方式では、例
えばＣＰＵＩのステータスをＣＰＵ２でセットするため
に、転送終了は最初ＤＸＣ３よりＣＰＵ２へ報告され、
その後ＣＰＵ２がＣＰＵＩ用のステータスをＤＸＣａ内
にセットした時点でＣＰＵＩに転送終了が報告される。
えばＣＰＵＩのステータスをＣＰＵ２でセットするため
に、転送終了は最初ＤＸＣ３よりＣＰＵ２へ報告され、
その後ＣＰＵ２がＣＰＵＩ用のステータスをＤＸＣａ内
にセットした時点でＣＰＵＩに転送終了が報告される。
また、転送開始時にはＤＸＣ３はＣＰＵＩにて定義され
たデータ転送を行うコマンドをすべて受は付け、コマン
ドレジスタ部３３に格納すると同時にＣＰＵ２へＭＲに
より知らせる。
たデータ転送を行うコマンドをすべて受は付け、コマン
ドレジスタ部３３に格納すると同時にＣＰＵ２へＭＲに
より知らせる。
よって、ＣＰＵ２はＭＲを受は付け、ＣＰＵ１のコマン
ドをチェックした後、書込みまたは読込みコマンドを発
行するので、ＣＰＵ２は常にＣＰＵＩよりも後にＤＸＣ
３に対して書込みまたは読込みコマンドを発行する。
ドをチェックした後、書込みまたは読込みコマンドを発
行するので、ＣＰＵ２は常にＣＰＵＩよりも後にＤＸＣ
３に対して書込みまたは読込みコマンドを発行する。
一方、本発明ではＣＰＵ２からＣＰＵＩへのデータ転送
の際にもＣＰＵＩから先にコマンドを発行させる。
の際にもＣＰＵＩから先にコマンドを発行させる。
このため、ＣＰＵ２は書込み、読込みコマンドの他に転
送要求コマンドを用意している。
送要求コマンドを用意している。
この転送要求コマシトとは直接データ転送には関係なく
、ＤＸＣ３よりＣＰＵ１へＭＲをかける機能を有するも
のである。
、ＤＸＣ３よりＣＰＵ１へＭＲをかける機能を有するも
のである。
第５図はＣＰＵ２からＣＰＵ１ヘデータを転送する場合
のデータ転送手順を示したものである。
のデータ転送手順を示したものである。
すなわち、この場合はまずＣＰＵ２よりＤＸＣ３へ上記
転送要求コマンドを発行する。
転送要求コマンドを発行する。
ＤＸＣ３はＣＰＵ２より転送要求コマンドを受けると、
ＣＰＵＩへＭＲをかける。
ＣＰＵＩへＭＲをかける。
ＣＰＵＩはＤＸＣ３よりＭＲを受けると、ＤＸＣ３へ読
込みコマンドを発行する。
込みコマンドを発行する。
ＤＸＣ３はＣＰＵＩより読込みコマンドを受けると、そ
のコマンドをコマンドレジスタ部３３に格納すると同時
にＣＰＵ２へＭＲをかける。
のコマンドをコマンドレジスタ部３３に格納すると同時
にＣＰＵ２へＭＲをかける。
ＣＰＵ２はＭＲを受けると、コマンドレジスタ部３３の
内容をチェックし、読込みコマンドであることを確認し
た後、書込みコマンドを発行する。
内容をチェックし、読込みコマンドであることを確認し
た後、書込みコマンドを発行する。
ＤＸＣ３はＣＰＵＩより読込みコマンド、ＣＰＵ２より
書込みコマンドが出揃ったことにより、ＣＰＵ２からＣ
ＰＵＩへのデータ転送を開始する。
書込みコマンドが出揃ったことにより、ＣＰＵ２からＣ
ＰＵＩへのデータ転送を開始する。
データ転送が終了すると、ＤＸＣ３は相応のステータス
をステータスレジスタ部３４にセットしてＣＰＵ２へＥ
ＮＤを報告する。
をステータスレジスタ部３４にセットしてＣＰＵ２へＥ
ＮＤを報告する。
ＣＰＵ２はＤＸＣ３からのＥＮＤを受けると、ステータ
スレジスタ部３４の内容をチェックし、ビット対応でＣ
ＰＵＩに対するＤＸＣ３のステータスを作成してステー
タスレジスタ部３５にセットする。
スレジスタ部３４の内容をチェックし、ビット対応でＣ
ＰＵＩに対するＤＸＣ３のステータスを作成してステー
タスレジスタ部３５にセットする。
ＤＸＣ３はステータスレジスタ部３５にＣＰＵ２よりス
テータスをセットされたことにより、ＣＰＵＩへＥＮＤ
を報告する。
テータスをセットされたことにより、ＣＰＵＩへＥＮＤ
を報告する。
ＣＰＵ１はＤＸＣ３からのＥＮＤを受けると、ステータ
スレジスタ部３５の内容をチェックする。
スレジスタ部３５の内容をチェックする。
このように、転送要求コマンドを用意することにより、
データ転送の方向に関係なく本発明によるデータ交換制
御方式を実行できる。
データ転送の方向に関係なく本発明によるデータ交換制
御方式を実行できる。
以上はＣＰＵ１とＣＰＵ２間でデータ転送を行う場合で
あったが、本発明は第６図に示すように、例えばＣＰＵ
２に接続された入出力装置（以下、ＩＯで略称する）１
１をＣＰＵＩより制御することも可能である。
あったが、本発明は第６図に示すように、例えばＣＰＵ
２に接続された入出力装置（以下、ＩＯで略称する）１
１をＣＰＵＩより制御することも可能である。
すなわち、この場合ＣＰＵ１よりＩＯＩ １へデータ転
送を行うならば、データを第４図の転送手順に従ってＣ
ＰＵＩよりＣＰＵ２へ転送し、ＤＸＣ３よりＣＰＵ２へ
ＥＮＤが報告され、ＣＰＵ２がステータスレジスタ部３
４をチェックした時点でＣＰＵ２よりｌ０１１ヘデータ
転送を行ない、転送終了後、ｌ０１１のステータスとス
テータスレジスタ部３４の内容とでステータスレジスタ
部３５にセットするＣＰＵＩ用のステータスを作成すれ
ばよい。
送を行うならば、データを第４図の転送手順に従ってＣ
ＰＵＩよりＣＰＵ２へ転送し、ＤＸＣ３よりＣＰＵ２へ
ＥＮＤが報告され、ＣＰＵ２がステータスレジスタ部３
４をチェックした時点でＣＰＵ２よりｌ０１１ヘデータ
転送を行ない、転送終了後、ｌ０１１のステータスとス
テータスレジスタ部３４の内容とでステータスレジスタ
部３５にセットするＣＰＵＩ用のステータスを作成すれ
ばよい。
逆にｌ０１１よりＣＰＵＩヘデータ転送を行なうならば
、まずＣＰＵ２がｌ０１１よりデータを受は取った後、
第５図に従ってＣＰＵ２からＣＰＵＩへそのデータを転
送する。
、まずＣＰＵ２がｌ０１１よりデータを受は取った後、
第５図に従ってＣＰＵ２からＣＰＵＩへそのデータを転
送する。
この時、ステータスレジスタ部３５にはｌ０ＩＩのステ
ータスとステータスレジスタ部３４の内容とでＣＰＵＩ
用に作成されたステータスをセットすればよい。
ータスとステータスレジスタ部３４の内容とでＣＰＵＩ
用に作成されたステータスをセットすればよい。
つまり、上記のようにＣＰＵ２のプログラムを作成し、
ＣＰＵＩには既存のｌ０１１用プログラムを使用すれば
、ＣＰＵ１よりＩＯｌ １の制御が可能である。
ＣＰＵＩには既存のｌ０１１用プログラムを使用すれば
、ＣＰＵ１よりＩＯｌ １の制御が可能である。
これにより、従来ＣＰＵ１にハードウェア上接続不可能
であった種々の入出力装置をＣＰＵ１にて制御すること
が可能となる。
であった種々の入出力装置をＣＰＵ１にて制御すること
が可能となる。
以上の説明から明らかな如く、本発明によれば、一方の
処理装置よりソフト的に視て他方の処理装置を特定の入
出力制御装置として使用することが可能で、データ交換
制御装置の汎用性が増し、又、他方の処理装置に接続さ
れた入出力装置を一方の処理装置より制御することも可
能になる。
処理装置よりソフト的に視て他方の処理装置を特定の入
出力制御装置として使用することが可能で、データ交換
制御装置の汎用性が増し、又、他方の処理装置に接続さ
れた入出力装置を一方の処理装置より制御することも可
能になる。
第１図はデータ交換制御装置（ＤＸＣ）を介してデータ
転送を行うシステムの全体構成図、第２図は第１図のシ
ステムｌこ適用される従来方式によるデータ交換制御手
順を示す図、第３図は本発明のデータ交換制御方式を採
用したデータ交換制御装置の一実施例、第４図及び第５
図は本発明方式によるデータ交換制御手順の一例を示す
図、第６図は第１図の一方の処理装置に入出力装置を接
続した場合のシステム構成図である。
転送を行うシステムの全体構成図、第２図は第１図のシ
ステムｌこ適用される従来方式によるデータ交換制御手
順を示す図、第３図は本発明のデータ交換制御方式を採
用したデータ交換制御装置の一実施例、第４図及び第５
図は本発明方式によるデータ交換制御手順の一例を示す
図、第６図は第１図の一方の処理装置に入出力装置を接
続した場合のシステム構成図である。
Claims (1)
- １ 複数の処理装置をデータ交換制御装置を介して接続
し、前記データ交換制御装置の制御のもとに一方の処理
装置から書込みコマンドが、他方の処理装置から読込み
コマンドが出揃ったことにより画処理装置間のデータ転
送を行うデータ交換制御方式において、前記データ交換
制御装置に、いずれか一方の処理装置が発行したコマン
ドを格納するためのコマンドレジスタ、該制御装置で作
成される前記画処理装置間のデータ転送に関するステー
タスを格納する第１ステータスレジスタ、及び前記一方
の処理装置に報告するためのステータスを格納する第２
ステータスレジスタを設けると共に、前記一方の処理装
置のステータスを作成する機能を他方の処理装置に持た
せ、当該他方の処理装置は前記データ交換制御装置から
の指示を受けて前記コマンドレジスタの内容をチェック
し、該内容に対応するコマンドを発行し、且つ、前記デ
ータ交換制御装置からデータ転送終了報告を受けると、
前記第１ステータスレジスタの内容をチェックすると共
に前記一方の処理装置のステータスを作成して前記第２
ステータスレジスタにセットし、前記一方の処理装置は
前記データ交換制御装置からデータ転送終了報告を受け
ると、前記第２ステータスレジスタの内容により自分の
ステータスをチェックすることを特徴とするデータ交換
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14995076A JPS5851293B2 (ja) | 1976-12-14 | 1976-12-14 | デ−タ交換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14995076A JPS5851293B2 (ja) | 1976-12-14 | 1976-12-14 | デ−タ交換制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5373934A JPS5373934A (en) | 1978-06-30 |
| JPS5851293B2 true JPS5851293B2 (ja) | 1983-11-15 |
Family
ID=15486117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14995076A Expired JPS5851293B2 (ja) | 1976-12-14 | 1976-12-14 | デ−タ交換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851293B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60207946A (ja) * | 1984-03-30 | 1985-10-19 | Panafacom Ltd | デ−タ転送制御方式 |
| JPS6458144A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Operation management system for information processor |
-
1976
- 1976-12-14 JP JP14995076A patent/JPS5851293B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5373934A (en) | 1978-06-30 |
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