JPS62229350A - 指令伝達制御方式 - Google Patents
指令伝達制御方式Info
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- JPS62229350A JPS62229350A JP7178286A JP7178286A JPS62229350A JP S62229350 A JPS62229350 A JP S62229350A JP 7178286 A JP7178286 A JP 7178286A JP 7178286 A JP7178286 A JP 7178286A JP S62229350 A JPS62229350 A JP S62229350A
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- JP
- Japan
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- command
- register
- cpu
- bus
- pcu
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims description 4
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 238000004891 communication Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は指令伝達制御方式に関し、特に中央処理装着、
周辺制御装置間の命令、ステータスの伝達制御方式に関
する。
周辺制御装置間の命令、ステータスの伝達制御方式に関
する。
一般に、共通の通信バスに中央処理装置（以下ＣＰＵ）
及び周辺制御装置（以下ＰＣＵ）が接続されるようなコ
ンビエータシステム（おいては、ＰＣＵが一棟の周辺制
御のためのプロセッサとしての機能を持つものであり、
ＣＰＵからの命令により各榴の周辺制御のための動作を
行い、その実行結果をＣＰＵへの割込と共にステータス
としてＣＰＵに知らせる方式である。
及び周辺制御装置（以下ＰＣＵ）が接続されるようなコ
ンビエータシステム（おいては、ＰＣＵが一棟の周辺制
御のためのプロセッサとしての機能を持つものであり、
ＣＰＵからの命令により各榴の周辺制御のための動作を
行い、その実行結果をＣＰＵへの割込と共にステータス
としてＣＰＵに知らせる方式である。
また１台のＰＣＵには複数の周辺装置が接続されるため
これらの周辺装置に対応した複数のチャネル金持ってい
る。このＰＣＵに対する命令はＣＰＵからは各チャネル
の動作状態には係シなく非同期に実行されるためあるチ
ャネルに対する命令を実行中に他のチャネルに対して命
令が実行されるということが起る。このような場合、各
チャネルに対する命令を確実に引き取るために各チャネ
ル毎に命令格納用のレジスタを設けるか、また命令実行
中に来た他のチャネルに対する命令は拒否することによ
り、この命令をＣＰＵＫ再度実行させる等の方法がある
。しかし前者は溜置が多くなるという欠点があり、後者
は再実行のため共通の通信バスが特定のＰＣＵとＣＰＵ
間で再実行の間専有されてしまうという問題がある。
これらの周辺装置に対応した複数のチャネル金持ってい
る。このＰＣＵに対する命令はＣＰＵからは各チャネル
の動作状態には係シなく非同期に実行されるためあるチ
ャネルに対する命令を実行中に他のチャネルに対して命
令が実行されるということが起る。このような場合、各
チャネルに対する命令を確実に引き取るために各チャネ
ル毎に命令格納用のレジスタを設けるか、また命令実行
中に来た他のチャネルに対する命令は拒否することによ
り、この命令をＣＰＵＫ再度実行させる等の方法がある
。しかし前者は溜置が多くなるという欠点があり、後者
は再実行のため共通の通信バスが特定のＰＣＵとＣＰＵ
間で再実行の間専有されてしまうという問題がある。
上述した従来のＣＰＵ 、 ＰＣＵ間の情報伝達のため
の転送ではハードウェア量を減らすため、ＰＣＵが命令
を実行中に来た他のチャネルに対する命令にはこの転送
を拒否する応答を行うことにより、この命令をＣＰＵＫ
再実行させることが行われている。
の転送ではハードウェア量を減らすため、ＰＣＵが命令
を実行中に来た他のチャネルに対する命令にはこの転送
を拒否する応答を行うことにより、この命令をＣＰＵＫ
再実行させることが行われている。
しかしこの方法は少量のハードウェアにより実現出来る
反面、ＰＣＵの他のチャネルの命令実行中はＣＰＵは拒
否された命令の再実行を行うので、この再実行のための
転送によりトラフィックが増大し他のＰＣＵの転送の効
率を落すことになる。
反面、ＰＣＵの他のチャネルの命令実行中はＣＰＵは拒
否された命令の再実行を行うので、この再実行のための
転送によりトラフィックが増大し他のＰＣＵの転送の効
率を落すことになる。
本発明の指令伝達制御方式は、共通の通信バスに接続さ
れたＣＰＵとＰＣＵを有するシステムにおいて、ＰＣＵ
の制御のための指令のヘッダ部及びデータ部を格納する
ためのＣＰＵ内の第１のレジスタ回路と、この指令のヘ
ッダ部を通信バス上の第１バスサイクルとして受信しこ
れを格納するためのＰＣＵ内の第２のレジスタ回路と、
このバスサイクルに対する応答としてＰＣＵより出力す
る第２バスサイクルのヘッダ部及びデータ部金格納する
第３のレジスタ回路及び指令のヘッダ部で指定された動
作がＣＰＵからＰＣＵへの命令の出力なら第１０レジス
タ回路内の指令のデータ部を読込む第２バスサイクルを
実行しこのデータを第３のレジスタ回路に格納し、また
指令のヘッダ部で指定された動作がＰＣＵからＣＰＵへ
のステータスの出力なら第３のレジスタ回路内に格納し
たステータスを第１のレジスタ回路に書込む第２バスサ
イクルを実行するバス制御回路とを持っている。
れたＣＰＵとＰＣＵを有するシステムにおいて、ＰＣＵ
の制御のための指令のヘッダ部及びデータ部を格納する
ためのＣＰＵ内の第１のレジスタ回路と、この指令のヘ
ッダ部を通信バス上の第１バスサイクルとして受信しこ
れを格納するためのＰＣＵ内の第２のレジスタ回路と、
このバスサイクルに対する応答としてＰＣＵより出力す
る第２バスサイクルのヘッダ部及びデータ部金格納する
第３のレジスタ回路及び指令のヘッダ部で指定された動
作がＣＰＵからＰＣＵへの命令の出力なら第１０レジス
タ回路内の指令のデータ部を読込む第２バスサイクルを
実行しこのデータを第３のレジスタ回路に格納し、また
指令のヘッダ部で指定された動作がＰＣＵからＣＰＵへ
のステータスの出力なら第３のレジスタ回路内に格納し
たステータスを第１のレジスタ回路に書込む第２バスサ
イクルを実行するバス制御回路とを持っている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
実施例は共通のバス１０に接続される中央処理装置（Ｃ
ＰＵ）２０と周辺制御装ｆｔ （ＰＣＵ）３０とを有す
るシステムで、ＣＰＵ２０はバス１ｏＶＣ接続されるバ
スバッファである第１のレジスタ２４と、この第１のレ
ジスタ２４に接続される第２のレジスタ２１および第３
のレジスタ２２と、第１〜第３のレジスタ２１，２２．
２４に接続され、これら全制御するバス制御（コントロ
ール）回路２３と含み、ＰＣＵ３０はバス１０に接続さ
れる第１のレジスタであるパスバッファである第１のレ
ジスタ３４と、この第１のレジスタ３４に接続される第
２のレジスタ３１および第３のレジスタ３２と、第１〜
第３のレジスタ３１．３２．３４に接続され、これらを
制御するバス制御（コントロール）回路３３とを含む。
実施例は共通のバス１０に接続される中央処理装置（Ｃ
ＰＵ）２０と周辺制御装ｆｔ （ＰＣＵ）３０とを有す
るシステムで、ＣＰＵ２０はバス１ｏＶＣ接続されるバ
スバッファである第１のレジスタ２４と、この第１のレ
ジスタ２４に接続される第２のレジスタ２１および第３
のレジスタ２２と、第１〜第３のレジスタ２１，２２．
２４に接続され、これら全制御するバス制御（コントロ
ール）回路２３と含み、ＰＣＵ３０はバス１０に接続さ
れる第１のレジスタであるパスバッファである第１のレ
ジスタ３４と、この第１のレジスタ３４に接続される第
２のレジスタ３１および第３のレジスタ３２と、第１〜
第３のレジスタ３１．３２．３４に接続され、これらを
制御するバス制御（コントロール）回路３３とを含む。
データバス１０よりバッファ２４を介して第２レジスタ
２２および第３のレジスタ２１に供給され、これらをバ
スコントロール２３により制御する。
２２および第３のレジスタ２１に供給され、これらをバ
スコントロール２３により制御する。
第２図は本実施例のＣＰＵ２０よりＰＣＵ３０に出力さ
れる指令のフォーマットを示す。第２図において、指令
のフォーマットはヘッダ部４０及びデータ部５０より構
成され、このヘッダ部４０はディストネーシ冒ン４１、
コマンド４２、ソース４３、サブコマンド４４より構成
されている。ディスト不一シッン４１は指令の受戒り先
のＰＣＵｔ−指定し、コマンド４２は指令の種類、ソー
ス４３は指令を出力したＣＰＵ２０の指定、サブコマン
ドはＰＣＵ２０内の各チャネルに対応した動作を指定す
る。
れる指令のフォーマットを示す。第２図において、指令
のフォーマットはヘッダ部４０及びデータ部５０より構
成され、このヘッダ部４０はディストネーシ冒ン４１、
コマンド４２、ソース４３、サブコマンド４４より構成
されている。ディスト不一シッン４１は指令の受戒り先
のＰＣＵｔ−指定し、コマンド４２は指令の種類、ソー
ス４３は指令を出力したＣＰＵ２０の指定、サブコマン
ドはＰＣＵ２０内の各チャネルに対応した動作を指定す
る。
データ部５０はコマンド４２の指定で動作がＣＰＵ２０
からＰＣＵ３０への命令の出力なら出力される命令がセ
ットされまたＣＰＵ２０からＰＣＵ３０へのステータス
のリード要求ならＰＣＵ３０からリードされたステータ
スが書込まれる。
からＰＣＵ３０への命令の出力なら出力される命令がセ
ットされまたＣＰＵ２０からＰＣＵ３０へのステータス
のリード要求ならＰＣＵ３０からリードされたステータ
スが書込まれる。
第３図はＣＰＵからの指令の応答としてＰＣＵかも出力
される応答の７オーマントを示す。第３図において、応
答はヘッダ部６０及びデータ部７０より構成されている
。ヘッダ部６０はディストネーシ璽ン６１、レスポンス
６２、ソース６３．１ｍ成されている。ディストネーシ
ッン６１は応答の受取シ先のＣＰＵ２０を指定し、レス
ポンス６２は応答の種類、ソース６３は応答を出力した
ＰＣＵ２０が指定さ４る。データ部７０はＣＰＵ２０か
らの指令がステータスのリード要求なら目的のチャネル
のステータスが指定される。またＣＰＵ２０からの指令
が命令ならデータ部７０はＣＰＵ２０から出力された命
令がＰＣＵ３０より書込まれる。
される応答の７オーマントを示す。第３図において、応
答はヘッダ部６０及びデータ部７０より構成されている
。ヘッダ部６０はディストネーシ璽ン６１、レスポンス
６２、ソース６３．１ｍ成されている。ディストネーシ
ッン６１は応答の受取シ先のＣＰＵ２０を指定し、レス
ポンス６２は応答の種類、ソース６３は応答を出力した
ＰＣＵ２０が指定さ４る。データ部７０はＣＰＵ２０か
らの指令がステータスのリード要求なら目的のチャネル
のステータスが指定される。またＣＰＵ２０からの指令
が命令ならデータ部７０はＣＰＵ２０から出力された命
令がＰＣＵ３０より書込まれる。
次に本実施例の動作について説明する。
ＣＰＵ２０からＣＰＵ３０に対して指令を出力するには
、第２のレジスタにヘッダ部４０のディストネーシ四ン
４１にＰＣＵの指定コマンド４２に命令出力の指定ソー
ス４３に自ＣＰＵの指定、サブコマンド４４にＰＣＵ内
の目的のチャネルを指定する。
、第２のレジスタにヘッダ部４０のディストネーシ四ン
４１にＰＣＵの指定コマンド４２に命令出力の指定ソー
ス４３に自ＣＰＵの指定、サブコマンド４４にＰＣＵ内
の目的のチャネルを指定する。
次にデータ部５０に命令をセットする。ここでバスコン
トロール２３を起動して第２のレジスタ２２のへノダ部
のみをバス１０に出力する。
トロール２３を起動して第２のレジスタ２２のへノダ部
のみをバス１０に出力する。
ＰＣＵ３０ではこの転送を受信し第３のレジスタ３１に
格納する。次にこの格納されたヘッダ部のコマンドを解
析し命令の出力であれば第２のレジスタ３２にヘッダ部
６０のディストネーシ田ン６１にＣＰＵの指定レスポン
ス６２に正常応答の指りＩ３２のヘッダ部のみバス１０
に出力する。
格納する。次にこの格納されたヘッダ部のコマンドを解
析し命令の出力であれば第２のレジスタ３２にヘッダ部
６０のディストネーシ田ン６１にＣＰＵの指定レスポン
ス６２に正常応答の指りＩ３２のヘッダ部のみバス１０
に出力する。
ＣＰＵ２０ではこの転送を受信し同一のバスサイクル中
に先に格納した第２のレジスタ２２内のデータ部５０の
命令をバス１０に出力する。ＰＣＵ３０はこの命令を第
２のレジスタ３２のデータ部に格納してバスサイクルを
終了する。これによりＣＰＵ２０よりＰＣＵ３０に命令
の転送が行われる。つまり指令の転送は、ＣＰＵ２０か
らＰＣＵ３０へのヘッダ部の転送の第１サイクルＰＣＵ
３０からＣＰＵ２０へのデータ部のリード転送の第２サ
イクルの二つに分かれる。
に先に格納した第２のレジスタ２２内のデータ部５０の
命令をバス１０に出力する。ＰＣＵ３０はこの命令を第
２のレジスタ３２のデータ部に格納してバスサイクルを
終了する。これによりＣＰＵ２０よりＰＣＵ３０に命令
の転送が行われる。つまり指令の転送は、ＣＰＵ２０か
らＰＣＵ３０へのヘッダ部の転送の第１サイクルＰＣＵ
３０からＣＰＵ２０へのデータ部のリード転送の第２サ
イクルの二つに分かれる。
これにより次のＣＰＵ２０からＰＣＵ３０への指令は前
に実行された指令のＰＣＵ３０からの第２サイクルの応
答が有ってから実行されることになり前の命令を実行中
に次の命令が出力されるということが無（なる。よりて
ＣＰＵ２０は無駄な再実行のバスサイクルを起動する必
要が無（なり他の１’ＣＵの転送の効率を低下させるこ
とが無くなる。
に実行された指令のＰＣＵ３０からの第２サイクルの応
答が有ってから実行されることになり前の命令を実行中
に次の命令が出力されるということが無（なる。よりて
ＣＰＵ２０は無駄な再実行のバスサイクルを起動する必
要が無（なり他の１’ＣＵの転送の効率を低下させるこ
とが無くなる。
一方ヘッダ部のコマンドの解析を行った結果ステータス
のリード要求なら第２のレジスタ３２にヘッダ部６０デ
ィストネーシ謬ン６１にＣＰＵの指定、レスポンス６２
に正常応答の指定、ソース６３に自ＰＣＵをセットしデ
ータ部７０に所定のステータスをセットする。ここでバ
スコントロール３３を起動して第２のレジスタ３２のヘ
ッダ部及びデータ部をバスｔｏに出力する。ＣＰＵ２０
ではこの転送を受信し第２のレジスタ２２内にデータ部
の内容を格納する。これによりＣＩ’Ｕ２０からのＰＣ
Ｕ３０のステータスのリードが行われる。
のリード要求なら第２のレジスタ３２にヘッダ部６０デ
ィストネーシ謬ン６１にＣＰＵの指定、レスポンス６２
に正常応答の指定、ソース６３に自ＰＣＵをセットしデ
ータ部７０に所定のステータスをセットする。ここでバ
スコントロール３３を起動して第２のレジスタ３２のヘ
ッダ部及びデータ部をバスｔｏに出力する。ＣＰＵ２０
ではこの転送を受信し第２のレジスタ２２内にデータ部
の内容を格納する。これによりＣＩ’Ｕ２０からのＰＣ
Ｕ３０のステータスのリードが行われる。
以上説明したように本発明は、ＣＰＵ内にヘッダ部及び
データ部を格納するレジスタ２２内に第１バスサイクル
のヘッダ部格納するレジスタ及び第２バスサイクルのデ
ータ部を格納するレジスタを設げＣＰＵからＰＣＵに対
する命令の出力’ｋｃＰＵからヘッダを出力する第１バ
スサイク／ｌ／、ＰＣＵからこれに対する応答を出力す
る第２バスサイクルに分けまたＣＰＵからＰＣＵのステ
ータスをリードする場合もとの二つのバスサイクルに分
割して転送することにより、ＣＰＵがＰＣＵに対して命
令を実行する際の再実行を無くすことにより共通バスを
有効に効率良く使う効果がある。
データ部を格納するレジスタ２２内に第１バスサイクル
のヘッダ部格納するレジスタ及び第２バスサイクルのデ
ータ部を格納するレジスタを設げＣＰＵからＰＣＵに対
する命令の出力’ｋｃＰＵからヘッダを出力する第１バ
スサイク／ｌ／、ＰＣＵからこれに対する応答を出力す
る第２バスサイクルに分けまたＣＰＵからＰＣＵのステ
ータスをリードする場合もとの二つのバスサイクルに分
割して転送することにより、ＣＰＵがＰＣＵに対して命
令を実行する際の再実行を無くすことにより共通バスを
有効に効率良く使う効果がある。
Ｗ、１図は本発明の一実施例を示すブロック図、第２図
は指令フォーマットを示す図、第３図は応答フォーマッ
トを示す図である。 ＩＱ・・・・・・バス、２０・・・・・・中央処理装置
１ｔ（ＣＰＵ）、２１．２２・・・・・・第３のレジス
タ、２２．３２・・・・・・第２のレジスタ、２４．３
４・・・・・・第１のレジスタ、２３．３３・・・・・
・パスコントロール、３０・・・・・・周辺？ｔｔｌＪ
御装置（ＰＣＵ）、４０ 、６０・・・・・・ヘッダ部
、４１．６１・・・・・・ディストネーシッン、４２．
６２・・・・・・コマンド、４３．６３・・・・・・ソ
ース、４４・・・・・・サブコマンド、５０．７０・・
・・・・データ部。 卒１面 ４２回 茅３図
は指令フォーマットを示す図、第３図は応答フォーマッ
トを示す図である。 ＩＱ・・・・・・バス、２０・・・・・・中央処理装置
１ｔ（ＣＰＵ）、２１．２２・・・・・・第３のレジス
タ、２２．３２・・・・・・第２のレジスタ、２４．３
４・・・・・・第１のレジスタ、２３．３３・・・・・
・パスコントロール、３０・・・・・・周辺？ｔｔｌＪ
御装置（ＰＣＵ）、４０ 、６０・・・・・・ヘッダ部
、４１．６１・・・・・・ディストネーシッン、４２．
６２・・・・・・コマンド、４３．６３・・・・・・ソ
ース、４４・・・・・・サブコマンド、５０．７０・・
・・・・データ部。 卒１面 ４２回 茅３図
Claims (1)
- 共通の通信バスに接続された、中央処理装置および周辺
制御装置を有するシステムにおいて、中央処理装置内に
あり周辺制御装置へ出力される指令のヘッダ部及びデー
タ部を格納するための第１のレジスタ回路と、周辺制御
装置内にあり、中央処理装置より第１バスサイクルとし
て出力される前記指令のヘッダ部を格納するための第２
のレジスタ回路と、前記第１バスサイクルに対する応答
として周辺制御装置より出力される第２バスサイクルの
データを格納する第３のレジスタ回路とを持ち、前記指
令のヘッダ部で指定された動作が中央処理装置から周辺
制御装置への命令の出力なら第１のレジスタ回路内の前
記データ部を読込な第２バスサイクルを実行し、これを
第３のレジスタ回路に格納し、また指令のヘッダ部で指
定された動作が周辺制御装置から中央処理装置へのステ
ータスの出力なら第３のレジスタ回路内に格納したステ
ータスを第１のレジスタ回路に書込む第２バスサイクル
を実行するバス制御回路とを含み、中央処理、周辺制御
装置間の指令の伝達を行うようにしたことを特徴とする
指令伝達制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178286A JPS62229350A (ja) | 1986-03-28 | 1986-03-28 | 指令伝達制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178286A JPS62229350A (ja) | 1986-03-28 | 1986-03-28 | 指令伝達制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62229350A true JPS62229350A (ja) | 1987-10-08 |
Family
ID=13470482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178286A Pending JPS62229350A (ja) | 1986-03-28 | 1986-03-28 | 指令伝達制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62229350A (ja) |
-
1986
- 1986-03-28 JP JP7178286A patent/JPS62229350A/ja active Pending
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