JPH0140368B2 - - Google Patents
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- JPH0140368B2 JPH0140368B2 JP24250784A JP24250784A JPH0140368B2 JP H0140368 B2 JPH0140368 B2 JP H0140368B2 JP 24250784 A JP24250784 A JP 24250784A JP 24250784 A JP24250784 A JP 24250784A JP H0140368 B2 JPH0140368 B2 JP H0140368B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- microprocessor
- microprocessors
- interrupt
- program module
- Prior art date
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Links
- 230000015654 memory Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセサシステムにおける
制御方法に関するものである。
制御方法に関するものである。
第５図は例えば文献“フオールト・トレラン
ト・コンピユータ”（日経エレクトロニクス、
1983.5.9）に示された従来のマルチプロセサシス
テルの構成図であり、図において１―１〜１―Ｎ
はマイクロプロセサ、２―１〜２−Ｎは上記のマ
イクロプロセサ１―１〜１―Ｎ内に個別に備えら
れたメモリであり、上記のマイクロプロセサ１―
１〜１―Ｎは該メモリ２―１〜２―Ｎに格納され
たプログラムに応じてデータ処理を実行する。３
―１〜３―Ｎは入出力装置であり、上記のマイク
ロプロセサ１―１〜１―Ｎの処理に応じてデータ
の入出力を行なう。４は上記のマイクロプロセサ
１―１〜１―Ｎと入出力装置３―１〜３―Ｎが共
通にアクセスすることができる所有メモリ、５は
上記の共有メモリ４内にある作業キユー、６は上
記のマイクロプロセサ１―１〜１―Ｎ、入出力装
置３―１〜３―Ｎと共有メモリ４を並列に接続す
るバスである。そして、上記のマイクロプロセサ
１―１〜１―Ｎは、作業キユー５の示す番号に応
じた実行プログラムを共有メモリ４から取り出
し、メモリ２―１〜２―Ｎに格納した後、上記の
実行プログラムに応じた処理を行なう。
ト・コンピユータ”（日経エレクトロニクス、
1983.5.9）に示された従来のマルチプロセサシス
テルの構成図であり、図において１―１〜１―Ｎ
はマイクロプロセサ、２―１〜２−Ｎは上記のマ
イクロプロセサ１―１〜１―Ｎ内に個別に備えら
れたメモリであり、上記のマイクロプロセサ１―
１〜１―Ｎは該メモリ２―１〜２―Ｎに格納され
たプログラムに応じてデータ処理を実行する。３
―１〜３―Ｎは入出力装置であり、上記のマイク
ロプロセサ１―１〜１―Ｎの処理に応じてデータ
の入出力を行なう。４は上記のマイクロプロセサ
１―１〜１―Ｎと入出力装置３―１〜３―Ｎが共
通にアクセスすることができる所有メモリ、５は
上記の共有メモリ４内にある作業キユー、６は上
記のマイクロプロセサ１―１〜１―Ｎ、入出力装
置３―１〜３―Ｎと共有メモリ４を並列に接続す
るバスである。そして、上記のマイクロプロセサ
１―１〜１―Ｎは、作業キユー５の示す番号に応
じた実行プログラムを共有メモリ４から取り出
し、メモリ２―１〜２―Ｎに格納した後、上記の
実行プログラムに応じた処理を行なう。
従来のマルチプロセサシステムは上記のように
構成され、マイクロプロセサ１―１〜１―Ｎは共
有メモリ４内にある作業キユー５をバス６を経由
してアクセスすることにより、次に実行すべきプ
ログラム名を読み取る。次いで、マイクロプロセ
サ１―１〜１―Ｎは、上記の作業キー５から読み
取つたプログラム名に対応するプログラムを、共
有メモリ４から自己の持つメモリ２―１〜２―Ｎ
へ読み取る。さらに、マイクロプロセサ１―１〜
１―Ｎは読み取つたプログラムに応じて入出力装
置３―１〜３―Ｎからデータを読み取る入力処
理、該データを使用した演算処理そして演算結果
を上記の入出力装置３―１〜３―Ｎへ出力する出
力処理を適宜に実行していく。
構成され、マイクロプロセサ１―１〜１―Ｎは共
有メモリ４内にある作業キユー５をバス６を経由
してアクセスすることにより、次に実行すべきプ
ログラム名を読み取る。次いで、マイクロプロセ
サ１―１〜１―Ｎは、上記の作業キー５から読み
取つたプログラム名に対応するプログラムを、共
有メモリ４から自己の持つメモリ２―１〜２―Ｎ
へ読み取る。さらに、マイクロプロセサ１―１〜
１―Ｎは読み取つたプログラムに応じて入出力装
置３―１〜３―Ｎからデータを読み取る入力処
理、該データを使用した演算処理そして演算結果
を上記の入出力装置３―１〜３―Ｎへ出力する出
力処理を適宜に実行していく。
上記のような従来のマルチプロセサシステルで
は、マイクロプロセサ１―１〜１―Ｎがメモリ２
―１〜２―Ｎに現有しているプログラム以外の処
理を実行させる必要が生じた場合は、共有メモリ
４から該当するプログラムを読み取る必要があ
り、プログラムを実行させるまでに要する待ち時
間が長くなるという問題点があつた。
は、マイクロプロセサ１―１〜１―Ｎがメモリ２
―１〜２―Ｎに現有しているプログラム以外の処
理を実行させる必要が生じた場合は、共有メモリ
４から該当するプログラムを読み取る必要があ
り、プログラムを実行させるまでに要する待ち時
間が長くなるという問題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、マルチプロセサシステルにおい
て、プログラムモジユールの所在を意識すること
なくそのプログラムを実行できるとともに、該プ
ログラムを実行するまでに要する待ち時間を短縮
することができるマルチプロセサシステムにおけ
る制御方法を得ることを目的とする。
されたもので、マルチプロセサシステルにおい
て、プログラムモジユールの所在を意識すること
なくそのプログラムを実行できるとともに、該プ
ログラムを実行するまでに要する待ち時間を短縮
することができるマルチプロセサシステムにおけ
る制御方法を得ることを目的とする。
この発明に係るマルチプロセサシステムにおけ
る制御方法は、各マイクロプロセサにそれぞれ異
なる複数のプログラムモジユールを持たせるとと
もに割込み判定回路を設、共有メモリにはプログ
ラムモジユールコントロール回路を設けることに
より、該共有メモリから割込みのためのコマンド
信号と必要とする実行プログラムのプログラム番
号信号とを出力させ、自己が所有しないプログラ
ムを他のマイクロプロセサにより実行するように
したものである。
る制御方法は、各マイクロプロセサにそれぞれ異
なる複数のプログラムモジユールを持たせるとと
もに割込み判定回路を設、共有メモリにはプログ
ラムモジユールコントロール回路を設けることに
より、該共有メモリから割込みのためのコマンド
信号と必要とする実行プログラムのプログラム番
号信号とを出力させ、自己が所有しないプログラ
ムを他のマイクロプロセサにより実行するように
したものである。
この発明においては、各マイクロプロセサにそ
れぞれ異なる複数のプログラムモジユールを持せ
るとともに割込み判定回路を設け、共有メモリに
は上記のプログラムモジユールを転送するための
プログラムモジユールコントロール回路を設けた
ので、各マイクロプロセサは自己の所有しないプ
ログラムモジユールの処理、あるいは入出力装置
から直接にあるプログラムモジユールの処理の実
行が必要となつた場合には、バスを経由して他の
マイクロプロセサを共有メモリに割込みコマンド
と必要な実行プログラムモジユール番号を出力す
ることにより、該当するプログラムモジユールを
所有するマイクロプロセサが存在する場合は、そ
のマイクロプロセサに該当するプログラムの処理
を実行させることができる。また、該当するプロ
グラムモジユールを所有するマイクロプロセサが
存在しない場合は、共有メリが複数のマイクロプ
ロセサの中から選択したものへ上記の該当するプ
ログラムモジユールを書き込み、該プログラムの
処理を実行させるので、プログラムモジユールが
上記の各マイクロプロセサのうちのどこにあるか
を意識せずに容易にプログラムできるとともに、
プログラムを実行するまでに要する待ち時間を短
縮できる。
れぞれ異なる複数のプログラムモジユールを持せ
るとともに割込み判定回路を設け、共有メモリに
は上記のプログラムモジユールを転送するための
プログラムモジユールコントロール回路を設けた
ので、各マイクロプロセサは自己の所有しないプ
ログラムモジユールの処理、あるいは入出力装置
から直接にあるプログラムモジユールの処理の実
行が必要となつた場合には、バスを経由して他の
マイクロプロセサを共有メモリに割込みコマンド
と必要な実行プログラムモジユール番号を出力す
ることにより、該当するプログラムモジユールを
所有するマイクロプロセサが存在する場合は、そ
のマイクロプロセサに該当するプログラムの処理
を実行させることができる。また、該当するプロ
グラムモジユールを所有するマイクロプロセサが
存在しない場合は、共有メリが複数のマイクロプ
ロセサの中から選択したものへ上記の該当するプ
ログラムモジユールを書き込み、該プログラムの
処理を実行させるので、プログラムモジユールが
上記の各マイクロプロセサのうちのどこにあるか
を意識せずに容易にプログラムできるとともに、
プログラムを実行するまでに要する待ち時間を短
縮できる。
以下、この発明の一実施例を図について説明す
る。第４図は、マイクロプロセサ１―１〜１―Ｎ
が他のマイクロプロセサへ出力する割込み実行命
令のフーマツトであり、例えば図に示すようにコ
マンド部７とプログラム番号部８とで構成され
る。
る。第４図は、マイクロプロセサ１―１〜１―Ｎ
が他のマイクロプロセサへ出力する割込み実行命
令のフーマツトであり、例えば図に示すようにコ
マンド部７とプログラム番号部８とで構成され
る。
第１図は、この発明によるマルチプロセサシス
テムの一実施例を示す構成図であり、１―１〜１
―Ｎ、２―１〜２―Ｎ，３―１〜３―Ｎ，４〜６
は上記従来のものと全く同一のものである。９―
１〜９―Ｎはマイクロプロセサ１―１〜１―Ｎ内
に設けられた割込み判定回路であり、第４図に示
した割込み実行命令を入力し、該入力が割込み実
行命令であるかどうかを判定する回路である。１
０は共有メモリ４内に設けられたプログラムモジ
ユールコントロール回路で、マイクロプロセサ１
−１〜１―Ｎ内に格納されていないプログラム番
号の割込み実行命令が出力されたことを判定する
回路である。
テムの一実施例を示す構成図であり、１―１〜１
―Ｎ、２―１〜２―Ｎ，３―１〜３―Ｎ，４〜６
は上記従来のものと全く同一のものである。９―
１〜９―Ｎはマイクロプロセサ１―１〜１―Ｎ内
に設けられた割込み判定回路であり、第４図に示
した割込み実行命令を入力し、該入力が割込み実
行命令であるかどうかを判定する回路である。１
０は共有メモリ４内に設けられたプログラムモジ
ユールコントロール回路で、マイクロプロセサ１
−１〜１―Ｎ内に格納されていないプログラム番
号の割込み実行命令が出力されたことを判定する
回路である。
第２図は、上記の第１図に示されたマイクロプ
ロセサ１―１〜１―Ｎ内の割込み判定回路９―１
〜９―Ｎのブロツク構成図であり、図において１
１は上記の割込み実行命令のフオーマツトに示さ
れたコマンド部７に対応するコマンド信号、１２
は上記と同様にプログラム番号部８に対応するプ
ログラム番号信号である。１３はバス６から上記
のコマンド信号１１を入力し、該コマンド信号１
１が割込み実行命令どうかを判定し、割込み実行
命令であれば一致信号１４を出力するデコード回
路である。１５はステータスメモリで、マイクロ
プロセサ１―１〜１―Ｎ内に所有しているプログ
ラムモジユール番号を全部保持しており、その値
をプログラム番号値１６として出力する。１７は
プログラム番号一致検出回路で、バス６からのプ
ログラム番号信号１２とステータスメモリ１５か
らのプログラム番号値１６とを入力し、上記のプ
ログラム番号信号１２と一致したプログラム番号
値１９を出力する。２０はAND回路で、上記の
デコード回路１３からの上記した一致信号１４
と、上記のプログラム番号一致検出回路１７から
のプログラム番号一致信号１８とを入力し、割込
み信号２１を出力する。２２はマイクロプロセサ
１―１〜１−Ｎ内にあるCPUであり、上記の
AND回路２０からの割込み信号２１を受け、上
記した一致したプログラム番号値１９に対応した
プログラムを実行する。
ロセサ１―１〜１―Ｎ内の割込み判定回路９―１
〜９―Ｎのブロツク構成図であり、図において１
１は上記の割込み実行命令のフオーマツトに示さ
れたコマンド部７に対応するコマンド信号、１２
は上記と同様にプログラム番号部８に対応するプ
ログラム番号信号である。１３はバス６から上記
のコマンド信号１１を入力し、該コマンド信号１
１が割込み実行命令どうかを判定し、割込み実行
命令であれば一致信号１４を出力するデコード回
路である。１５はステータスメモリで、マイクロ
プロセサ１―１〜１―Ｎ内に所有しているプログ
ラムモジユール番号を全部保持しており、その値
をプログラム番号値１６として出力する。１７は
プログラム番号一致検出回路で、バス６からのプ
ログラム番号信号１２とステータスメモリ１５か
らのプログラム番号値１６とを入力し、上記のプ
ログラム番号信号１２と一致したプログラム番号
値１９を出力する。２０はAND回路で、上記の
デコード回路１３からの上記した一致信号１４
と、上記のプログラム番号一致検出回路１７から
のプログラム番号一致信号１８とを入力し、割込
み信号２１を出力する。２２はマイクロプロセサ
１―１〜１−Ｎ内にあるCPUであり、上記の
AND回路２０からの割込み信号２１を受け、上
記した一致したプログラム番号値１９に対応した
プログラムを実行する。
第３図は、第１図に示された共有メモリ４内の
プログラムモジユールコントロール回路１０のブ
ロツク構成図であり、図において２３はプログラ
ム番号一致検出回路で、後述するプログラム番号
値２６とバス６からのプログラム番号信号１２を
入力し、両者が一致したときに一致信号２４を出
力する。２５はインテリジエント機能部で、割込
み実行命令は基づく一致信号１４が入力される
と、どのマイクロプロセサ１―１〜１―Ｎにも書
き込まれていないプログラム番号値２６を、上記
のプログラム番号一致検出回路２３へ出力する。
そして、該プログラム番号一致検出回路２３から
一致信号２４が返信されると、そのプログラム番
号に対応するプログラムをマイクロプロセサ１―
１〜１―Ｎへ書き込む処理を行なう。
プログラムモジユールコントロール回路１０のブ
ロツク構成図であり、図において２３はプログラ
ム番号一致検出回路で、後述するプログラム番号
値２６とバス６からのプログラム番号信号１２を
入力し、両者が一致したときに一致信号２４を出
力する。２５はインテリジエント機能部で、割込
み実行命令は基づく一致信号１４が入力される
と、どのマイクロプロセサ１―１〜１―Ｎにも書
き込まれていないプログラム番号値２６を、上記
のプログラム番号一致検出回路２３へ出力する。
そして、該プログラム番号一致検出回路２３から
一致信号２４が返信されると、そのプログラム番
号に対応するプログラムをマイクロプロセサ１―
１〜１―Ｎへ書き込む処理を行なう。
上記のように構成されたマルチプロセサシステ
ムにおいては、自己が所有しないプログラムモジ
ユールの処理が必要となつたマイクロプロセサ１
―１〜１―Ｎ、あるいはプログラムモジユールの
処理を直接要求する入出力装置３―１〜３―Ｎ
は、第４図に示したフオーマツトからなる割込み
実行命令をバス６を経由して、他のマイクロプロ
セサ１―１〜１―Ｎへ出力する。他のマイクロプ
ロセサ１―１〜１―Ｎは、割込み判定回路９―１
〜９―Ｎに設けられたデコード回路１３にバス６
から上記の割込み実行命令のコマンド部７に対応
するコマンド信号１１を入力し、割込み実行命令
が出力されたことを検出し、一致信号１４を出力
する。また、プログラム番号一致検出回路１７
で、バス６から割込み実行命令のプログラム番号
部８に対応するプログラム番号信号１２を入力す
るとともに、自己が所有しているプログラム番号
を記憶しているステータスメモリ１５からプログ
ラム番号値１６を入力し、両者を比較する。そし
て、上記の両者が一致すればプログラム番号一致
信号１８を出力し、上記した一致信号１４との
AND条件でCPU２２へ割込み信号２１を出力す
る。上記のCPU２２は、割込み信号２１が入力
されるとプログラム番号一致検出回路１７からの
一致したプログラム番号値１９を入力し、割込み
実行命令を発生したマイクロプロセサにかわつて
プログラム番号に対応するプログラムの処理を実
行する。また、マイクロプロセサ１―１〜１―Ｎ
のいずれにも上記した割込み実行命令に対応する
プログラムが存在しない場合には、共有メモリ４
に設けられたプログラムモジユールコントロール
回路１０のデコード回路１３に、バス６から割込
み実行命令のコマンド部７に対応するコマンド信
号１１を入力し、該割込み実行命令が出力された
ことを検出して一致信号１４をインテリジエント
機能部２５へ出力する。上記のインテリジエント
機能部２５は上記のデコード回路１３から一致信
号１４が入力されると、自己が管理するプログラ
ムモジユールのうち、どのマイクロプロセサにも
書き込まれていないプログラム番号値２６をプロ
グラム番号一致検出回路２３へ出力する。プログ
ラム番号一致検出回路２３では、バス６からのプ
ログラム番号信号１２と上記したプログラム番号
値２６を入力して両者の比較を行ない、該両者が
一致すれば一致信号２４を上記したインテリジエ
ント機能部２５へ出力する。インテリジエント機
能２５は上記の一致信号２４を入力すると、該当
するプログラムをマイクロプロセサに書き込む処
理を行ない、その後に上記のプログラムが書き込
まれたマイクロプロセサがプログラム番号に対応
するプログラムの処理を実行することになる。
ムにおいては、自己が所有しないプログラムモジ
ユールの処理が必要となつたマイクロプロセサ１
―１〜１―Ｎ、あるいはプログラムモジユールの
処理を直接要求する入出力装置３―１〜３―Ｎ
は、第４図に示したフオーマツトからなる割込み
実行命令をバス６を経由して、他のマイクロプロ
セサ１―１〜１―Ｎへ出力する。他のマイクロプ
ロセサ１―１〜１―Ｎは、割込み判定回路９―１
〜９―Ｎに設けられたデコード回路１３にバス６
から上記の割込み実行命令のコマンド部７に対応
するコマンド信号１１を入力し、割込み実行命令
が出力されたことを検出し、一致信号１４を出力
する。また、プログラム番号一致検出回路１７
で、バス６から割込み実行命令のプログラム番号
部８に対応するプログラム番号信号１２を入力す
るとともに、自己が所有しているプログラム番号
を記憶しているステータスメモリ１５からプログ
ラム番号値１６を入力し、両者を比較する。そし
て、上記の両者が一致すればプログラム番号一致
信号１８を出力し、上記した一致信号１４との
AND条件でCPU２２へ割込み信号２１を出力す
る。上記のCPU２２は、割込み信号２１が入力
されるとプログラム番号一致検出回路１７からの
一致したプログラム番号値１９を入力し、割込み
実行命令を発生したマイクロプロセサにかわつて
プログラム番号に対応するプログラムの処理を実
行する。また、マイクロプロセサ１―１〜１―Ｎ
のいずれにも上記した割込み実行命令に対応する
プログラムが存在しない場合には、共有メモリ４
に設けられたプログラムモジユールコントロール
回路１０のデコード回路１３に、バス６から割込
み実行命令のコマンド部７に対応するコマンド信
号１１を入力し、該割込み実行命令が出力された
ことを検出して一致信号１４をインテリジエント
機能部２５へ出力する。上記のインテリジエント
機能部２５は上記のデコード回路１３から一致信
号１４が入力されると、自己が管理するプログラ
ムモジユールのうち、どのマイクロプロセサにも
書き込まれていないプログラム番号値２６をプロ
グラム番号一致検出回路２３へ出力する。プログ
ラム番号一致検出回路２３では、バス６からのプ
ログラム番号信号１２と上記したプログラム番号
値２６を入力して両者の比較を行ない、該両者が
一致すれば一致信号２４を上記したインテリジエ
ント機能部２５へ出力する。インテリジエント機
能２５は上記の一致信号２４を入力すると、該当
するプログラムをマイクロプロセサに書き込む処
理を行ない、その後に上記のプログラムが書き込
まれたマイクロプロセサがプログラム番号に対応
するプログラムの処理を実行することになる。
なお、上記実施例ではバス６上で割込み実行命
令の伝送を行なう例で説明したが、別に専用の信
号ラインを設けても同様の動作を期待できる。
令の伝送を行なう例で説明したが、別に専用の信
号ラインを設けても同様の動作を期待できる。
この発明は以上説明したとおり、マルチプロセ
サシステルにおいて、マイクロプロセサが自己の
所有しないプログラムモジユールを実行させる必
要が生じた場合に、他のマイクロプロセサと共有
メモリに割込みを行ない、そのプログラムモジユ
ールを所有しているマイクロプロセサまたは共有
メモリを意識することなく、該当するプログラム
の実行を行なわせるように構成したので、プログ
ラムモジユールがどのマイクロプロセサにあるか
を意識せずに容易にプログラムできるとともに、
プログラムを実行するまでに要する待ち時間を短
縮できる効果がある。
サシステルにおいて、マイクロプロセサが自己の
所有しないプログラムモジユールを実行させる必
要が生じた場合に、他のマイクロプロセサと共有
メモリに割込みを行ない、そのプログラムモジユ
ールを所有しているマイクロプロセサまたは共有
メモリを意識することなく、該当するプログラム
の実行を行なわせるように構成したので、プログ
ラムモジユールがどのマイクロプロセサにあるか
を意識せずに容易にプログラムできるとともに、
プログラムを実行するまでに要する待ち時間を短
縮できる効果がある。
第１図はこの発明の一実施例によるマルチプロ
セサシステルのブロツク構成図、第２図は第１図
に示した割込み判定回路の一実施例を示すブロツ
ク構成図、第３図は第１図に示したプログラムモ
ジユールコントロール回路の一実施例を示すブロ
ツク構成図、第４図はこの発明での割込み実行命
令の一例を示すフオーマツト図、第５図は従来の
マルチプロセサシステムのブロツク構成図であ
る。 図において、１―１〜１―Ｎはマイクロプロセ
サ、３―１〜３―Ｎは入出力装置、４は共有メモ
リ、６はバスである。なお、各図中同一符号は同
一または相当部分を示す。
セサシステルのブロツク構成図、第２図は第１図
に示した割込み判定回路の一実施例を示すブロツ
ク構成図、第３図は第１図に示したプログラムモ
ジユールコントロール回路の一実施例を示すブロ
ツク構成図、第４図はこの発明での割込み実行命
令の一例を示すフオーマツト図、第５図は従来の
マルチプロセサシステムのブロツク構成図であ
る。 図において、１―１〜１―Ｎはマイクロプロセ
サ、３―１〜３―Ｎは入出力装置、４は共有メモ
リ、６はバスである。なお、各図中同一符号は同
一または相当部分を示す。
Claims (1)
- １ 自己が所有するそれぞれ異なる複数のプログ
ラムに応じて動作する複数のマイクロプロセサと
複数の入出力装置が共通にアクセスできる共有メ
モリを備え、上記複数のマイクロプロセサと複数
の入出力装置と共有メモリとの間をバスで接続す
るとともに、処理プログラムをモジユール構造に
し、上記各マイクロプロセサが上記各プログラム
モジユールを任意に実行できるようにしたマルチ
プロセサシステムにおける制御方法において、上
記複数のマイクロプロセサがそれぞれ自己の所有
している上記プログラムモジユール以外のプログ
ラムの処理を実行させる必要が生じた時は、上記
バスを経由して他のマイクロプロセサと上記共有
メモリに対して割込み実行命令を出力し、該割込
み実行命令に該当するプログラムモジユールを所
有している上記他のマイクロプロセサが存在する
場合は、該他のマイクロプロセサを意識せずに上
記割込み実行命令に応じたプログラムモジユール
を実行させ、上記割込み実行命令に該当するプロ
グラムモジユールを所有している上記他のマイク
ロプロセサが存在しない場合には、上記共有メモ
リが上記割込み実行命令に応じたプログラムモジ
ユールを、上記複数のマイクロプロセサの中から
選択したマイクロプロセサへ書き込みを行ない、
上記割込み実行命令に応じたプログラムモジユー
ルを実行させるようにしたことを特徴とするマル
チプロセサシステムにおける制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250784A JPS61121154A (ja) | 1984-11-19 | 1984-11-19 | マルチプロセサシステムにおける制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24250784A JPS61121154A (ja) | 1984-11-19 | 1984-11-19 | マルチプロセサシステムにおける制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121154A JPS61121154A (ja) | 1986-06-09 |
| JPH0140368B2 true JPH0140368B2 (ja) | 1989-08-28 |
Family
ID=17090128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24250784A Granted JPS61121154A (ja) | 1984-11-19 | 1984-11-19 | マルチプロセサシステムにおける制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121154A (ja) |
-
1984
- 1984-11-19 JP JP24250784A patent/JPS61121154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61121154A (ja) | 1986-06-09 |
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