JPH0546530A - コンピユーター制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 コンピューターに大きな負担をかけずにデー
タのやりとりを効率的に且つ高速に実行しえるコンピュ
ーター制御回路を得る事を目的とする。 【構成】 演算手段２、主メモリ手段３、ダイレクトメ
モリアクセス制御手段（ＤＭＡ）４、副メモリ手段２
０、入出力手段７とから構成されたコンピューターの制
御回路１に於いて、該副メモリ手段２０を複数個の独立
した副メモリ５、６で構成すると共に、各副メモリ５、
６のそれぞれが、該演算手段２と該ダイレクトメモリア
クセス制御手段４とに選択的に接続可能に構成されてい
るコンピューター制御回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピューター制御回
路に関するものであり、特に詳しくは、ダイレクトメモ
リアクセス方式を採用するコンピューター制御回路に関
するものである。

【０００２】

【従来の技術】近年、マイクロコンピューターの発達に
伴い、複数のマイクロコンピューター或いは複数のコン
ピューターを搭載したシステムが多く使用されてきてい
る。かかる場合には、一つのマイクロコンピューターと
他のマイクロコンピューターとの間のデータのやりと
り、或いは当該マイクロコンピューターと他のコンピュ
ーターとの間のデータのやりとりが膨大なものとなり、
その為に各マイクロコンピューターやコンピューターに
負担がかかり、該マイクロコンピューターやコンピュー
ターが本来の作業を実行する事が不可能となり、誤動作
或いは操作時間の遅れが発生すると言う問題が有った。

【０００３】かかる問題を解決する方法としては、該マ
イクロコンピューター、或いはコンピューターに負担を
かけずにデータのやりとりが可能なシステムを構築する
必要があり、その一つの解決方法として、ダイレクトメ
モリアクセス制御方式（以下ＤＭＡと言う）が提案され
ている。該ＤＭＡ方式は、コンピューター（ＣＰＵ）を
介さずに所定のメモリと入出力手段（Ｉ／Ｏ装置）のと
間でデータのやりとりを実行する方法であり、具体的に
は、該コンピューターが制御する主メモリと該ダイレク
トメモリアクセス制御手段（ＤＭＡ）が制御する副メモ
リとを別々に設け、当該ＤＭＡ処理を実行するときに
は、該コンピューターの操作を一旦停止させ、該ダイレ
クトメモリアクセス制御手段を動作させてデータを該副
メモリと該Ｉ／Ｏ装置の間でやりとりを実行させる様に
構成されている。

【０００４】つまり、係る従来のＤＭＡ方式に於いて
は、該ＤＭＡ制御手段を起動させると該コンピューター
と制御バスとの接続を切り離し、該コンピューターの操
作を停止さた形にしておき、該ダイレクトメモリアクセ
ス制御手段が、該コンピューターからＤＭＡ制御信号を
受けて該副メモリと該Ｉ／Ｏ装置との間でデータのやり
とりを実行し、係る演算処理が終了すると、その信号を
該ＤＭＡ制御手段から該コンピューターに出力して、再
び該コンピューターが主メモリ手段を操作して該主メモ
リ手段と該Ｉ／Ｏ装置との間でデータのやりとりを実行
するものである。

【０００５】然しながら、係る従来のダイレクトメモリ
アクセス方式に於いては、一旦該ＤＭＡ制御手段を起動
させると該コンピューターと制御バスとの接続が切り離
されるので、該コンピューターが本来実行しなければな
らない演算処理が中断されたり、該ＤＭＡ制御終了後に
実行しなければならない為、当該コンピューターの演算
処理の演算速度が大幅に低下するとか誤動作を生ずる等
の問題が発生しており、又該ＤＭＡ制御中に於いて、新
たに別のデータを主メモリ手段から呼び出して追加した
り修正したりする必要が発生したり、又該ＤＭＡ制御に
関する演算結果データを確認したりする必要が発生した
りする場合が多いが、係る処理が必要となった場合に
は、別のプログラムを用いて該ＤＭＡ制御処理に割り込
みをかける事になり、その分当該コンピューターに大き
な負担を掛ける事になっていた。

【０００６】又、従来のＤＭＡ制御方式に於けるＤＭＡ
データ転送は、上記した様に、コンピューターを一時停
止させるか、コンピューターの演算を独立で実行する
が、データ転送用のメモリにはアクセス出来ないので、
その間に演算処理した結果データを一時、他のメモリに
退避させておく必要もあり、その分コンピューターやソ
フトウェア側に大きな負担が掛かっていた。

【０００７】

【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題を解決し、コンピューター或いは
マイクロコンピューターに大きな負担をかけずにデータ
のやりとりを効率的に且つ高速に実行しえるコンピュー
ター制御回路を提供しようとするものである。

【０００８】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、演算手段、主メモリ手段、ダイ
レクトメモリアクセス制御手段、副メモリ手段、入出力
手段とから構成されたコンピューターの制御回路に於い
て、該副メモリ手段を複数個の独立した副メモリで構成
すると共に、各副メモリのそれぞれが、該演算手段と該
ダイレクトメモリアクセス制御手段とに選択的に接続可
能に構成されているコンピューター制御回路である。

【０００９】

【作用】本発明に係るコンピューター制御回路は、上記
した様な技術構成を採用しているので、該ＤＭＡ制御中
においても、該演算手段（ＣＰＵ）の操作が停止される
事がなく、然も該演算手段がＤＭＡ制御に係る副メモリ
の一つにアクセスしえるので、必要な制御データ、或い
は演算結果のデータを任意に該Ｉ／Ｏ装置に転送しえる
ので、当該演算手段に極端な負担が係る事がなく、又当
該演算手段（ＣＰＵ）の演算処理速度を低下させること
なく必要なデータを演算処理し且つ転送する事が可能と
なる。

【００１０】

【実施例】以下に、本発明に係るコンピューター制御回
路の具体例を図面を参照しながら詳細に説明する。図１
は本発明に係るコンピューター制御回路１の一具体例を
示すブロックダイアグラムであり、演算手段２、主メモ
リ手段３、ダイレクトメモリアクセス制御手段（ＤＭ
Ａ）４、副メモリ手段２０、入出力手段７とから構成さ
れたコンピューターの制御回路１に於いて、該副メモリ
手段２０を複数個の独立した副メモリ５、６で構成する
と共に、各副メモリ５、６のそれぞれが、該演算手段２
と該ダイレクトメモリアクセス制御手段４とに選択的に
接続可能に構成されているコンピューター制御回路であ
る。つまり、本発明に係るコンピューター制御回路の技
術上の特徴は、該副メモリ手段２０を複数個の独立した
副メモリ５、６で構成すると共に、各副メモリ５、６の
それぞれが、該演算手段２と該ダイレクトメモリアクセ
ス制御手段４とに選択的に接続可能となる様に構成され
ているものである。

【００１１】図１に示す具体例に於いては、当該副メモ
リ手段２０は、２個の副メモリ５及び６で構成されてい
る例を示しているが、本発明に係る該コンピューター制
御回路では、係る態様に限定されるものではなく、２個
以上の複数であれば何れの態様のもので有ってもよい。

【００１２】又、本発明に於ける該複数の副メモリは、
そのそれぞれがそれぞれの入出力端部に切替え手段８、
９、１０、１１を有するもので有って、当該各切替え手
段８、９、１０、１１は該ダイレクトメモリアクセス制
御手段４からの指示に応答して該演算手段２に接続され
ているバス２１、２２と該ダイレクトメモリアクセス制
御手段４に接続されているバス２３、２４との接続を選
択的に切替える様に構成されているものである。つま
り、本発明に於いては、該演算手段２と該主メモリ手段
３との接続は、該ＤＭＡ制御中であるか否かに関わらず
常に維持されるものであり、そのため当該演算手段（Ｃ
ＰＵ）２は、該主メモリ手段３に格納されている全ての
データを随時にアクセスする事が可能となる。

【００１３】又、本発明に於いては、該演算手段２から
ＤＭＡ制御を実行させる指令が、該ダイレクトメモリア
クセス制御手段４に出されると該ダイレクトメモリアク
セス制御手段４は上記の各スイッチング手段である切替
え手段８、９、１０、１１に制御信号を送り、何れの該
副メモリを該演算手段２に接続されているバス２１、２
２に接続させ、又何れの該副メモリを該ダイレクトメモ
リアクセス制御手段４に接続されているバス２３、２４
との接続させるかを選択的に決定して切替え操作を実行
する。

【００１４】図１に示された具体例に於いては、２個の
副メモリ５、６が使用されているので、この場合には、
一方の該副メモリ５又は６を該ダイレクトメモリアクセ
ス制御手段４に接続させた場合には、他の副メモリ６又
は５を該演算手段と接続される様に切替え、又その逆も
当然可能である。

【００１５】又、本発明に於いては、二個以上の複数個
の副メモリを使用する場合には、当該演算手段２に接続
されているバス２１、２２に接続させる副メモリと該ダ
イレクトメモリアクセス制御手段４に接続されているバ
ス２３、２４に接続させる副メモリとの数或いは比率は
任意に変更し、決定する事が出来る。

【００１６】更に、本発明に於いては、各副メモリの切
替えは、任意且つ選択的に実行しえるものであるから、
場合によっては、本発明のコンピューター制御回路に使
用されている当該副メモリの全てが、該演算手段２に接
続されているバス２１、２２に接続さる事が有っても良
く、又当該副メモリの全てが、該ダイレクトメモリアク
セス制御手段４に接続されているバス２３、２４に接続
されている場合が発生しても構わない。

【００１７】又、本発明に使用される該スイッチング手
段である切替え手段は如何なる構成のもので有っても良
く、構造的には、半導体で構成された電子スイッチング
手段を用いる事が好ましい。

【００１８】以下に、本発明に係るコンピューター制御
回路の具体例の作動について詳細に図１を参照しながら
説明する。図１中、２１は、演算手段２と主メモリ手段
３とを接続する、該演算手段２のアドレス情報を伝える
アドレスバスであり、又２２は同じく演算手段２と主メ
モリ手段３とを接続しかつＩ／Ｏ装置７に接続され該主
メモリ手段３と該Ｉ／Ｏ装置７との間でデータをやりと
りするデータバスである。係る両アドレスバス２１とデ
ータバス２２は何れも演算手段２により制御されるもの
である。

【００１９】一方、２３は該ダイレクトメモリアクセス
制御手段４と該副メモリ手段２０を構成する副メモリ
５、６に接続されたＤＭＡ用アドレスバスであり、又２
４は該各副メモリ５、６と該Ｉ／Ｏ装置７に接続された
ＤＭＡ転送時にデータの遣り取りを行うＤＭＡ用データ
バスである。

【００２０】又、該演算手段２と該ダイレクトメモリア
クセス制御手段４とは制御信号線２５で接続されてお
り、該演算手段２が該ダイレクトメモリアクセス制御手
段４にＤＭＡ制御を実行させたい場合には、該演算手段
２からＤＭＡ制御信号が該制御信号線２５を介して該ダ
イレクトメモリアクセス制御手段４に入力され、それに
応答して該ダイレクトメモリアクセス制御手段４が、該
副メモリ手段２０にある複数個の副メモリの何れかを該
ダイレクトメモリアクセス制御手段４と接続する様に指
示し、残りの副メモリを該演算手段２と接続する様に指
示するものである。

【００２１】係る本発明のコンピューター制御回路に於
いては、該演算手段２が汎用で使用するメモリは主メモ
リ手段３であり、従って通常では、該演算手段２は該ア
ドレスバス２１と該データバス２２を介して該主メモリ
手段３に接続されている。一方、ＤＭＡ転送専用に使用
される該副メモリ手段２０の副メモリ５及び６は切替え
手段８、９を介して該演算手段２のアドレスバス２１と
該ダイレクトメモリアクセス制御手段４のアドレスバス
２３とに接続され、又切替え手段１０、１１を介して該
演算手段２のデータバス２２と該ダイレクトメモリアク
セス制御手段４のデータバス２４とに接続されている。
尚、本発明に於いては、該Ｉ／Ｏ装置７は切替え手段１
２を介して該データバス２２と２４に接続されている。

【００２２】又、本発明に於ける該切替え手段８〜１２
は何れも該ダイレクトメモリアクセス制御手段４から制
御信号線２６ａ、２６ｂ及び２７を介して出力される制
御信号に応答して当該切替え操作が実行される様に構成
されているものである。尚、該制御信号線２６ａと制御
線２６ｂとの信号の極性は、異なる様に構成されるもの
であり、例えば、図１中のインバータ１３により制御信
号線２６ａの反転信号２６ｂが形成される様にしたもの
で有ってもよい。

【００２３】該演算手段２からＤＭＡ制御信号（例えば
ＤＭＡ開始の指示）が該ダイレクトメモリアクセス制御
手段４に出力されると、その指示信号に応答して該ダイ
レクトメモリアクセス制御手段４はどの副メモリにＤＭ
Ａを実行させるかを決定し、その決定に従って該制御信
号線２６ａ、２６ｂ及び２７に当該制御信号を出力し
て、該切替え手段を所定の状態に設定する。

【００２４】例えば、今該ダイレクトメモリアクセス制
御手段４が、副メモリ５にＤＭＡ制御を実行させ、且つ
該副メモリ６には該演算手段２がアクセスする様にした
いと判断した場合には、 具体的には、該副メモリ５に
格納されているデータをＤＭＡ制御方式により転送しよ
うとする場合、演算手段２から制御信号が該ダイレクト
メモリアクセス制御手段４に出され、その制御指令信号
に基づいて該ダイレクトメモリアクセス制御手段４が、
先ず該切替え手段８を切替えて該副メモリ５がダイレク
トメモリアクセス制御手段４のアドレスバス２３と接続
され又該切替え手段１０を切替えて該副メモリ５をダイ
レクトメモリアクセス制御手段４のデータバス２４と接
続される様にし、且つ該切替え手段１２を切替えて該副
メモリ５が該Ｉ／Ｏ装置７を接続される様にする。つま
り、該副メモリ５は、該演算手段２から切り離されＤＭ
Ａ転送が可能となる。

【００２５】一方、該副メモリ６に関しては、該切替え
手段９を切替えて該副メモリ６が該演算手段２のアドレ
スバス２１と接続され又該切替え手段１１を切替えて該
副メモリ６が該演算手段２のデータバス２２と接続され
る様にする。係る操作を行う事によって、該副メモリ５
は、必要なＤＭＡ処理が実行されると共に、該演算手段
は、該ＤＭＡ処理中はそのデータバス２２が該Ｉ／Ｏ装
置７から切り離されるが依然として、該演算手段は主メ
モリ手段３と共に、該副メモリ６にアクセス出来るの
で、割り込み処理、演算結果の一時的格納、ＤＭＡ処理
データのチェック等が、当該演算手段に余計な負担をか
けないで実行する事が可能となる。

【００２６】

【発明の効果】本発明に係るコンピューター制御回路
は、上記した様な構成を採用していることから、コンピ
ューター或いはマイクロコンピューターに大きな負担を
かけずに大量のデータのやりとりを効率的に且つ高速に
実行しえるコンピューター制御回路を得る事が出来るの
である。

【図面の簡単な説明】

【図１】図１は、本発明に係るコンピューター制御回路
の一具体例の構成を示すブロックダイアグラムである。

【符号の説明】

１…コンピューター制御回路 ２…演算手段 ３…主メモリ手段 ４…ダイレクトメモリアクセス制御手段 ５、６…副メモリ ７…Ｉ／Ｏ装置 ８〜１２…切替え手段 １３…インバータ ２０…副メモリ手段 ２１、２３…アドレスバス ２２、２４…データバス ２６ａ、２６ｂ、２７…切替え手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 演算手段、主メモリ手段、ダイレクトメ
   モリアクセス制御手段、副メモリ手段、入出力手段とか
   ら構成されたコンピューターの制御回路に於いて、該副
   メモリ手段を複数個の独立した副メモリで構成すると共
   に、各副メモリのそれぞれが、該演算手段と該ダイレク
   トメモリアクセス制御手段とに選択的に接続可能に構成
   されている事を特徴とするコンピューター制御回路。
2. 【請求項２】 一方の該副メモリが該ダイレクトメモリ
   アクセス制御手段と接続されている場合には、他の副メ
   モリは該演算手段と接続される様に構成されている事を
   特徴とする請求項１記載のコンピューター制御回路。
3. 【請求項３】 各該副メモリのそれぞれの入出力端部に
   切替え手段が設けられており、該各切替え手段は該ダイ
   レクトメモリアクセス制御手段からの指示に応答して該
   演算手段に接続されているバスと該ダイレクトメモリア
   クセス制御手段に接続されているバスとの接続を選択的
   に切替える様に構成されている事を特徴とする請求項１
   記載のコンピューター制御回路。