JPH04242453A - 記憶装置の切替制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】　 【産業上の利用分野】この発明は、ＣＰＵ等の制御・演
算装置の動作を継続したまま、同一プログラムアドレス
領域に配置した複数の記憶装置の切替えを行なうことの
できる記憶装置の切替制御装置に関する。 【０００２】 【従来の技術】同一のプログラムアドレス領域に複数個
の記憶装置を設けて、各々の記憶装置には、同一の制御
対象に対して制御仕様の異なる制御プログラム（制御デ
ータ等を含む）をそれぞれ格納するとともに、ＣＰＵ等
の制御・演算装置側からアクセス可能となる記憶装置を
選択切替えする手段を備えることで、ＣＰＵ等の動作中
に制御機能や制御条件を変更する技術は知られている。 【０００３】従来の記憶装置の切替制御装置は、記憶装
置の切替要求指令を受けると、ＣＰＵ等の制御・演算装
置から出力される書込み・読出しタイミング信号又はア
ドレスデータの取込みタイミングに係るアドレスラッチ
信号等に同期させて、各記憶装置の動作／不動作（イネ
ーブル／アンイネーブル）状態を切替えたり、または、
バスセレクト回路や双方向トライステートバスバッファ
回路の動作状態を制御してアドレスバス、データバス等
のバスに接続される記憶装置を選択切替えるよう構成し
ている。 【０００４】 【発明が解決しようとする課題】しかし、ＣＰＵ等の制
御・演算装置は、その構成上からすべての命令を記憶装
置への１回のアクセスで行なうことはできず、２回、３
回のアクセスで有意な情報を得る命令がある（いわゆる
２バイト、３バイト命令）。 【０００５】このため記憶装置へのアクセスタイミング
等に対して単に同期をとって記憶装置の切替を行なった
だけでは、連続して読込まなければならない一連の命令
やデータに、途中から他の情報が入り込んでしまって、
所望の動作ができない場合がある。 【０００６】また、制御・演算装置は、ＲＡＭ等を用い
て構成した各種のレジスタを利用して演算処理を行なっ
ているので、任意のタイミングで制御プログラムが切替
えられると、各レジスタ内のデータが所望のデータとは
異なることがあり、誤った判断や制御を行なう場合があ
る。 【０００７】この発明はこのような課題を解決するため
なされたもので、いかなるタイミングで記憶装置の切替
要求が発生しても、制御動作等に異常をきたすことなく
記憶装置の切替えを行なうことのできる記憶装置の切替
制御装置を提供することを目的とする。 【課題を解決するための手段】 【０００８】前記課題を解決するため請求項１に係る記
憶装置の切替制御装置は、各記憶装置に格納された制御
プログラムの実行中に他の記憶装置の制御プログラムへ
移行しても支障のない切替許容プログラムアドレスを出
力する切替許容アドレス出力手段を設けるとともに、こ
の切替許容プログラムアドレスがアクセスされたことを
検出する切替許容アドレスアクセス検出手段と、この切
替許容アドレスアクセス検出手段の検出出力ならびに記
憶装置切替要求とに基づいて制御・演算装置がアクセス
する記憶装置を切替える記憶装置切替手段を備えたこと
を特徴とする。 【０００９】なお、切替許容アドレスは、制御・演算装
置の命令コードとして意味のあるデータが記憶されてい
るアドレス以外に設定するのが望ましい。 【００１０】請求項３に係る記憶装置の切替制御装置は
、プログラムの切替え許容時に特定のプログラムアドレ
スへアクセスするよう構成した制御プログラムを格納し
た記憶装置を、制御・演算装置の同一プログラムアドレ
ス領域に複数個配置するとともに、特定のプログラムア
ドレスへアクセスされたことを検出する特定アドレス検
出手段の検出出力に基づいて、制御・演算装置がアクセ
スする記憶装置を切替える記憶装置切替手段を備えたこ
とを特徴とする。 【００１１】請求項４に係る記憶装置の切替制御装置は
、プログラムの切替え許容時に特定の命令を所定の回数
連続して実行するよう構成した制御プログラムを格納し
た記憶装置を備えるとともに、特定の命令が所定の回数
連続したことを検出する特定命令連続検出手段を設け、
その検出出力に基づいて作動する記憶装置切替手段を備
えたことを特徴とする。 【００１２】請求項５に係る記憶装置の切替制御装置は
、プログラムの切替許容時に制御・演算装置の出力ポー
トや制御・演算装置に接続されている出力装置等から切
替許容出力を発生するよう構成した制御プログラムを格
納した記憶装置を、制御・演算装置の同一プログラムア
ドレス領域に複数個配置するとともに、切替許容出力に
基づいて作動する記憶装置切替手段を備えたことを特徴
とする。 【００１３】なお、各記憶装置はバス切替手段を介して
、その記憶装置のデータを読出す読出し手段、または、
その記憶装置へデータを書込む書込み手段へ接続替えで
きるよう構成してもよい。 【００１４】また、記憶装置へ新たなデータを書込んだ
後に記憶装置切替要求指令を発生する記憶装置切替要求
指令発生手段を備える構成としてもよい。 【作用】 【００１５】請求項１に係る記憶装置の切替制御装置は
、切替許容アドレス出力手段から実行中の制御プログラ
ムの切替えを行なっても支障のないプログラムアドレス
データが与えられるので、切替許容アドレスアクセス検
出手段は制御・演算装置がアクセスするアドレスと切替
許容アドレスとを比較して、切替許容アドレスがアクセ
スされたことを検出する。この検出出力に基づいて記憶
装置切替手段は、制御・演算装置がアクセスする記憶装
置を切替える。よって、実行するプログラムの切替えが
なされる。 【００１６】請求項３に係る記憶装置の切替制御装置は
、制御・演算装置が現在実行中のプログラムによって、
特定のプログラムアドレスへアクセスしたことを、特定
アドレス検出手段が検出する。そして、その検出出力に
基づいて記憶装置切替手段は制御・演算装置がアクセス
する記憶装置を変更する。よって、実行するプログラム
の切替えがなされる。 【００１７】請求項４に係る記憶装置の切替制御装置は
、制御演算装置が現在実行中のプログラムによって特定
の命令を連続して実行したことを特定命令連続検出手段
が検出する。そして、その検出出力に基づいて記憶装置
切替手段は制御・演算装置がアクセスする記憶装置を変
更する。よって、実行するプログラムの切替えがなされ
る。 【００１８】請求項５に係る記憶装置の切替制御装置は
、制御・演算装置が現在実行中のプログラムによって特
定の出力ポート等に切替許容出力を発生すると、記憶装
置切替手段は制御・演算装置がアクセスする記憶装置を
変更する。よって、実行するプログラムの切替えがなさ
れる。 【００１９】なお、請求項６ならびに７に係る記憶装置
の切替制御装置は、各記憶装置をバス切替手段を介して
その記憶装置のデータを読出す手段、または、その記憶
装置へデータを書込む手段へ接続することにより、非実
行中の記憶装置内のデータを他の装置へ供給したり、ま
たは、新たなプログラムを書込むことができる。 【００２０】そして、請求項８に係る記憶装置の切替制
御装置にあっては、記憶装置切替要求指令発生手段は、
新たなプログラムの書込みが終了すると、記憶装置切替
要求指令を発生するので、そのプログラムへの切替えが
自動的になされる。 【００２１】 【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１は請求項１および２に係る記憶装置の
切替制御装置の全体ブロック構成図である。この記憶装
置の切替制御装置１は、制御部２と切替制御部３からな
る。制御部２は、制御・演算装置（ＣＰＵ）２１と、入
出力インタフェース回路２２を介して接続された入力装
置２３及び出力装置２４を備える。 【００２２】切替制御部３は、第１の記憶装置３１なら
びに第２の記憶装置３２と、切替許容アドレス出力手段
３３と、切替許容アドレスアクセス検出手段３４と、記
憶装置切替手段３５と、インバータ回路３６とを備える
。 【００２３】第１および第２の記憶装置３１，３２はＲ
ＯＭもしくはバックアップ電源を備えたＲＡＭ等で構成
しており、アドレスバスＡ、データバスＤおよび制御バ
スＣを介して制御・演算装置（ＣＰＵ）２１へ接続する
とともに、各記憶装置３１，３２のチップセレクト端子
３１ａ，３２ａには記憶装置切替手段３５の記憶装置切
替制御信号ＣＳＡ、および、その信号ＣＳＡをインバー
タ回路３６で反転した信号ＣＳＢをそれぞれ印加してい
る。 【００２４】切替許容アドレス出力手段３３は、ＲＯＭ
またはデジタルスイッチ等で構成され、各記憶装置３１
，３２に格納されている制御プログラム中で、その切替
を行なっても支障ないプログラムアドレスデータ３５ａ
を供給するよう構成している。ここで、切替許容アドレ
スデータ３５ａは、制御・演算装置２１の命令コードと
して連続して意味のあるデータが記憶されているアドレ
ス値以外に設定している。 【００２５】切替許容アドレスデータ検出手段３５は、
アドレスバスＡを介して供給されるプログラムアドレス
データをラッチする回路と、アドレスのビット長のマグ
ニチュードコンパレータ等を備え、ラッチ回路でラッチ
した実行アドレスと切替許容アドレスが一致した時に、
切替許容アドレスへのアクセス検出出力３５ａを発生す
るよう構成している。 【００２６】記憶装置切替手段３５は、Ｄ型フリップフ
ロップ等を備え、端子３７に記憶装置切替要求指令ＰＸ
が与えられている時に、アクセス検出出力３４ａが印加
されると、この記憶装置切替手段３５の出力である記憶
装置切替制御信号ＶＳＡの論理レベルを反転するよう構
成している。 【００２７】以上の構成であるから、端子３７へ記憶装
置切替要求指令ＰＸを与えると、現在実行中の制御プロ
グラムによって切替許容アドレスがアセスされた時点で
、記憶装置切替制御信号ＶＳＡが反転され、制御・演算
装置２１がアクセスする記憶装置３１，３２の切替がな
される。 【００２８】図２は切替許容アドレス出力手段を複数備
えた切替制御部の要部ブロック構成図である。この切替
制御部１３は、複数の切替許容アドレス出力手段３３Ａ
〜３３Ｎを備え、各切替許容アドレスアクセス検出手段
３４Ａ〜３４Ｎの検出出力を論理和回路１３ａを介して
記憶装置切替手段３５へ印加するものである。 【００２９】このように、切替を許容するプログラムア
ドレスを複数箇所設定することで、切替要求指令ＰＸに
対する応答時間を短縮することができる。 【００３０】図３は各記憶装置毎に切替許容アドレスを
異ならしめた切替制御部の要部ブロック構成図である。 この切替制御部１４は、各記憶装置毎に対応させて切替
許容アドレス出力手段３３Ｘ，３３Ｙを設けるとともに
、バス切替回路１４ｂを備える。そして、記憶装置切替
制御信号ＣＳＡに基づいて現在アクセスしている記憶装
置３１，３２に対応する切替許容アドレスを切替許容ア
ドレスアクセス検出手段３４へ供給する構成としている
。 【００３１】このような構成にすることで、各記憶装置
３１，３２に格納された制御プログラムに共通許容プロ
グラムアドレスがない場合でも、その切替が可能となり
、また、制御プログラムを作成する際の制約をなくすこ
とができる。 【００３２】図４は請求項６〜８に係る記憶装置の切替
制御装置を備えたエンジン制御装置の全体ブロック構成
図である。このエンジン制御装置６０は、エンジン制御
部７０と、管理部８０と、外部制御部９０とからなる。 【００３３】図５はエンジン制御部の一具体例を示すブ
ロック構成図である。エンジン制御部７０は、制御・演
算装置に相当するエンジン制御用のＣＰＵ７１と、入出
力インタフェース回路７２を介して接続された入力装置
７３および出力装置７４を備える。 【００３４】入力装置７３には、エンジン制御を行なう
ための各種の物理量を検出する複数のセンサ（例えば温
度、エンジンの回転数、エンジンのクランク各検出セン
サ等）と、それらのセンサの出力信号を対応するデジタ
ル信号へ変換するＡ／Ｄ変換器、ならびに、各種の操作
入力情報を入力する操作入力部等を備える。 【００３５】出力装置７４には、ＣＰＵ７１から出力さ
れる各種のデータに基づいて作動する複数のアクチュエ
ータ（例えば燃料噴射量調節用等）、ならびに、表示器
等を備えており、また、アクチュエータを駆動するため
の信号を生成するＤ／Ａ変換器やデコード回路、ドライ
ブ回路等を備える。 【００３６】図４に示すように、管理部８０は、ＲＡＭ
で構成された第１および第２の記憶装置８１，８２と、
複数のバス切替回路８３，８４，８５，８６と、切替許
容アドレスアクセス検出手段３４と、記憶装置切替手段
３５とインバータ回路３６、および管理用のＣＰＵ８７
とを備える。各バス切替回路８３〜８６は、バス切替制
御入力端子８３ａ〜８６ａに印加される記憶装置切替制
御信号ＣＳＡ，ＣＳＢの論理レベルに基づいて、各記憶
装置８１，８２がエンジン制御部７０側のＣＰＵ７１の
バスＡ，Ｄへ接続されるか、管理用のＣＰＵ８７のバス
ＡＫ，ＤＫへ接続されるかの切替えを行なう。 【００３７】管理用のＣＰＵ８７はそのバスＡＫ，ＤＫ
および各バス切替回路８３〜８６を介して接続されてい
る記憶装置８１，８２の読出し手段ならびに書込み手段
を構成する。この管理用のＣＰＵ８７は、各記憶装置８
１，８２内に格納されているプログラムおよびデータ等
を読出して、例えばＲＳ−２３２Ｃ等の通信手段８８を
介して外部制御９０を構成するパーソナルコンピュータ
９１へ、読出した内容を転送するよう構成している。ま
た、この管理用のＣＰＵ８７は、パーソナルコンピュー
タ９１側から通信手段８８を介して送られてきたプログ
ラムを、この管理用のＣＰＵ８７に接続されている記憶
装置８１，８２へ書込むよう構成している。 【００３８】このような構成とすることにより、このエ
ンジン制御部７０の制御状況や、各種センサからの入力
データを外部制御９０内のパーソナルコンピュータ９で
解析することができ、また、その解析結果もしくは管理
ＣＰＵ８７を介して読込んだデータを例えばハードディ
スク等の補助記憶装置９１へ格納することができる。 【００３９】また、管理用のＣＰＵ８７は、パーソナル
コンピュータ９１のキーボード９１ａからの操作入力に
基づいて通信手段８８を介して送られてくるプログラム
切替要求情報を受けて、記憶装置切替要求指令ＰＸを発
生する。 【００４０】さらに、この管理用のＣＰＵ８７は、パー
ソナルコンピュータ９１側から送られてくる切替許容ア
ドレスデータを、ポート出力端子８７ａから切替アドレ
スアクセス検出手段３４へ供給するよう構成している。 なお、管理用のＣＰＵ８７内に各記憶装置８１，８２へ
書込んだ制御プログラムの内容を解析するプログラムを
備え、切替許容アドレスを抽出して切替許容アドレスア
クセス検出手段３４へ与える構成としてもよい。 【００４１】また、この管理用のＣＰＵ８７は、補助記
憶装置９２内に格納されているプログラムをパーソナル
コンピュータ９１、通信手段８８、管理用のＣＰＵ８７
を経由して、この管理用のＣＰＵ８７に接続されている
記憶装置８１，８２へ転送した後に、記憶装置切替要求
指令ＰＸを自動的に発生する機能を備えている。 【００４２】したがって、一方の記憶装置８１，８２内
のプログラムに基づいてエンジン制御を行ないながら、
制御条件等の異なるプログラムを他方の記憶装置８２，
８１へ読込ませた後に、そのプログラムの実行モードへ
切替えることができる。よって、エンジン制御の条件を
、微妙に異なえながら、各種の評価データを取得したり
、また、複数の制御プログラムの比較を効率よく行なう
ことができる。 【００４３】図６は請求項３に係る記憶装置の切替制御
装置の全体ブロック構成図である。この記憶装置の切替
制御装置１００は、制御部２と切替制御部３０からなる
。制御部２は、制御・演算装置（ＣＰＵ）２１と、入出
力インタフェース回路２２を介して接続された入力装置
２３及び出力装置２４を備える。 【００４４】切替制御部３０は、第１の記憶装置３１な
らびに第２の記憶装置３２と、特定アドレスアクセス検
出手段３８と、記憶装置切替手段３５と、インバータ回
路３６を備える。特定アドレスアクセス検出手段３８以
外のブロック構成は、図１に示したものと同じである。 【００４５】　各記憶装置３１，３２は同一のプログラ
ムアドレス領域内に配置されており、それぞれ同一の制
御対象に対してその制御仕様等が異なる制御プログラム
等を格納している。そして、各記憶装置３１，３２に格
納されるプログラムは、そのプログラムの実行中に他の
プログラムへの移行を許容できる条件の時に、予め設定
した特定のプログラムアドレスをアクセスするよう構成
している。 【００４６】図７は記憶装置に格納されたプログラムの
要部構成の一例を示すフローチャートである。このプロ
グラムはステップＳ１に示す一連の処理Ａを終了し、他
の一連の処理Ｂ（Ｓ７）へ移行する前に、例えばプログ
ラムの切替許可タイミングであることを出力するための
サブルーチン処理（Ｓ２〜Ｓ６）を行なうよう構成して
いる。このサブルーチン処理では、予め設定した特定の
プログラムアドレスへジャンプし、その特定のアドレス
に格納した例えばＮＯＰ（何もしないという）命令を実
行した後、ジャンプ前のプログラムアドレスへ復帰する
よう構成している。 【００４７】そして、各記憶装置３１，３２に格納され
たプログラムは、例えば一連の処理Ａの終了プログラム
アドレスまたは他の一連の処理Ｂの開始プログラムアド
レスＢが等しくアドレスとなるよう構成している。なお
、それぞれのプログラムにおいて、処理Ａまたは処理Ｂ
の内容は異なっていてよい。 【００４８】また、プログラムの切替許可タイミングで
あることを出力するためのサブルーチン処理は、必ずし
も一連の処理と処理との間で実行する必要はなく、例え
ば入力装置２３から入力したデータを制御・演算装置（
ＣＰＵ）２１内のレジスタ等に格納した状態でプログラ
ムの切替えを行なっても、レジスタ等に格納したデータ
が有効に使用できたり、あるいはそのデータをそのまま
利用することなく更新するような処理を行なう処理構成
となっている場合、そのような箇所で前述のサブルーチ
ン処理を行なってもよい。そして、このようにプログラ
ムの移行許容タイミング箇所をより多く設定することに
よって、プログラム切替の応答時間（切替待ち時間）を
短縮できる。 【００４９】図９は図６に示した特定アドレスアクセス
検出手段および記憶装置切替手段の一具体例を示すブロ
ック構成図である。特定アドレスアクセス検出手段３８
は、特定アドレスデータ記憶手段３８ａから出力される
特定アドレスに係るデータと、アドレスバスＡに供給さ
れた次に実行すべきプログラムアドレスに係るデータと
を比較して、両者が一致している間は、例えばＨレベル
の切替許可状態信号３８ｂを発生する比較回路３８ｃを
備える。特定アドレスデータ記憶手段３８ａは、ＲＯＭ
等を用いて構成してもよいし、デジタルスイッチや多連
のディップスイッチ等を用いて構成してもよい。 【００５０】記憶装置切替手段３５は、Ｄ型フリップフ
ロップで構成しており、クロック入力端子３５ａに印加
される切替許可状態信号３８ｂに基づいて、Ｄ入力端子
３５ｂへ印加されている記憶装置切替要求指令ＰＸをラ
ッチして、Ｑ出力端子３５ｃから記憶装置切替出力信号
ＣＳＡを出力するよう構成している。 【００５１】そして、図６の全体ブロック構成図に示す
ように、切替要求指令入力端子３６にＨレベルの記憶装
置切替要求指令ＰＸが印加されている場合は、例えば第
２の記憶装置３２を動作可能な状態へ切替えることがで
き、その逆にＬレベルの記憶装置切替要求指令ＰＸが印
加されている場合は、第１の記憶装置を動作可能な状態
へ切替えるよう構成している。 【００５２】以上の構成であるから、請求項３に係る記
憶装置の切替制御装置１００は、記憶装置切替要求指令
ＰＸの論理レベルを反転させると、その反転時点以降で
最初に特定アドレスへのアクセスが行なわれた時点でイ
ネーブル状態である記憶装置３１，３２の切替えが行な
われ、制御・演算装置（ＣＰＵ）が実行するプログラム
の変更がなされる。 【００５３】なお、記憶装置切替手段３５は、Ｔ型フリ
ップフロップ等を用いて、切替許可状態信号３８ｂと記
憶装置切替要求指令入力ＰＸとの論理積出力に基づいて
、記憶装置切替出力信号ＣＳＡを反転させるよう構成し
てもよい。また、アドレスバスＡに特定アドレスが出力
された時点でプログラムの切替えを行なわずに、その次
のプログラムフェッチからプログラムの切替えを行なう
よう構成して、切替直後におけるメモリアクセス時間を
確保するよう構成してもよい。 【００５４】図９は請求項４に係る記憶装置の切替制御
装置の全体ブロック構成図、図１０は記憶装置に格納さ
れたプログラムの要部構成の一例を示すフローチャート
である。この記憶装置の切替制御装置４１は、制御部２
と切替制御部４からなる。切替制御部４０は、同一のプ
ログラムアドレス上に配置されたＮ個の記憶装置４２−
１〜４２−Ｎと、特定命令連続検出手段４３と、記憶装
置切替手段４４とを備える。 【００５５】各記憶装置４２−１〜４２−Ｎ内に格納さ
れているプログラムは、図５に示すように、処理Ａ（Ｓ
１）と処理Ｂ（Ｓ７）の間でプログラムの変更を許容す
る状態でＮＯＰ命令等の特定の命令を複数回（例えば３
回）実行するよう構成している（Ｓ１１〜Ｓ１３）。 【００５６】特定命令連続検出手段４３は、データバス
Ｄを介して制御・演算装置２１側がフェッチするプログ
ラムデータをラッチするラッチ回路と、このラッチ回路
でラッチしたデータと予め設定したデータとを比較する
比較回路と、この比較回路の出力を監視して特定の命令
が予め設定した回数連続した場合に切替許可信号４３ａ
を発生する切替状態判断回路等を備える。 【００５７】記憶装置切替手段４４は、切替許可信号４
３ａに基づいて切替要求指令入力端子４５…に与えられ
た複数ビットのデータからなる記憶装置切替要求指令Ｐ
Ｘをラッチするラッチ回路と、ラッチした記憶装置要求
指令ＰＸに係るデータをデコードして該当する記憶装置
４２−１〜４２−Ｎをイネーブル状態へ制御する信号４
４−１〜４４−ｎを生成するデコード回路を備える。 【００５８】以上の構成であるから、記憶装置（１）４
２−１が現在選択され、この記憶装置（１）４２−１に
格納されたプログラムに基づいて制御を行なっている状
態で、例えば記憶装置（Ｎ）４２−Ｎへの記憶装置切替
要求指令ＰＸ（Ｎ）が与えられると、特定命令連続検出
手段４３が現在実行中のプログラムの変更を許容する特
定の命令群を検出した時点で、記憶装置（Ｎ）４２−Ｎ
をイネーブル状態へ制御する。よって、実行するプログ
ラムの切替えがなされる。 【００５９】図１１は請求項５に係る記憶装置の切替制
御装置の全体ブロック構成図、図１２は記憶装置に格納
されたプログラムの要部構成の一例を示すフローチャー
トである。この記憶装置の切替制御装置５１は、制御部
２と切替制御部５０からなる。 【００６０】切替制御部５０の構成は図６に示したもの
とほぼ同じである。アクセス可能記憶装置切替手段５２
は、制御部２内の入出力インタフェース回路２２から出
力される切替許可状態信号５２ａに基づいて、記憶装置
切替要求指令ＰＸを取り込み、記憶装置切替制御信号Ｃ
ＳＡを発生するよう構成している。 【００６１】　また、この実施例では、図１２に示すよ
うに、処理Ａ（Ｓ１）と処理Ｂ（Ｓ７）の間に、制御・
演算装置（ＣＰＵ）２１の例えばポート出力から切替許
可状態信号５２ａを出力する処理（Ｓ２１）を設けてい
る。以上の構成であるから、入出力インタフェース回路
２２を介して、もしくは、制御・演算装置２１から直接
出力される切替許可状態信号５２ａに基づいて、プログ
ラムの切替がなされる。 【００６２】 【発明の効果】以上説明したように請求項１および２に
係る記憶装置の切替制御装置は、制御プログラムの切替
が可能なアドレスを切替許容アドレス出力手段から与え
る構成としたので、プログラムの切替えに伴って誤動作
等が発生することがない。 【００６３】請求項３〜５に係る記憶装置の切替制御装
置は、現在実行中のプログラムがその変更を行なっても
支障のない時にプログラム変更許容に係る情報を出力し
、プログラム変更要求がなされている場合はそのプログ
ラム変更許容情報に対応してプログラムを格納した記憶
装置の切替えを行なう構成としたので、プログラムの切
替えに伴って誤動作等が発生することがない。 【００６４】請求項６に係る記憶装置の切替制御装置は
、制御・演算装置がアクセスしていない記憶装置をバス
切替手段を介して読出し手段へ接続できる構成としたの
で、そのプログラムに基づく動作状態において、入力装
置から得られた各種入力データや演算結果のデータを取
り出すことができ、そのシステムの解析や改良のための
データをほぼ実時間で得ることができる。 【００６５】請求項７に係る記憶装置の切替制御装置は
、バス切替手段を介して非アクセス状態の記憶装置へ新
たなプログラムや制御データを書込むことができるので
、このシステムを連続動作させたままの状態で、新たな
プログラムの評価をほぼ実時間で行なうことができる。 また、同一制御対象に対して多様な制御仕様を切替える
システム等においては、多種類の制御プログラムを他の
記憶手段へ格納しておいて、次に必要な制御プログラム
を記憶装置へ転送することで、主記憶装置に相当する記
憶装置の容量が限定されていても、多様な制御態様を実
現することができる。 【００６６】さらに、請求項８に係る記憶装置の切替制
御装置は、新たなプログラム等を非アクセス状態の記憶
装置を転送した後、そのプログラム等を自動的に実行さ
せることができる。

【図面の簡単な説明】

【図１】請求項１に係る記憶装置の切替制御装置の全体
ブロック構成図

【図２】切替許容アドレス出力手段を複数備えた切替制
御部の要部ブロック構成図

【図３】各記憶装置毎に切替許容アドレスを異ならしめ
た切替制御部の要部ブロック構成図

【図４】請求項６〜８に係る記憶装置の切替制御装置を
備えたエンジン制御装置の全体ブロック構成図

【図５】
エンジン制御部の一具体例を示すブロック構成図

【図６】請求項３に係る記憶装置の切替制御装置の全体
ブロック構成図

【図７】記憶装置に格納されたプログラムの要部構成の
一例を示すフローチャート

【図８】図１に示した特定アドレスアクセス検出手段お
よび記憶装置切替手段の一具体例を示すブロック構成図

【図９】請求項４に係る記憶装置の切替制御装置の全体
ブロック構成図

【図１０】記憶装置に格納されたプログラムの要部構成
の一例を示すフローチャート

【図１１】請求項５に係る記憶装置の切替制御装置の全
体ブロック構成図

【図１２】記憶装置に格納されたプログラムの要部構成
の一例を示すフローチャート

【符号の説明】

１，４１，５１…記憶装置の切替制御装置、２…制御部
、１３，１４，３０，４０，５０…切替制御部、２１…
制御・演算装置（ＣＰＵ）、３１，３２，４２，８１，
８２…記憶装置、３３…切替許容アドレス出力手段、３
４…切替許容アドレスアクセス検出手段、３５，４４，
５２…記憶装置切替手段、３７，４５…プログラム切替
要求指令入力端子、３８…特定アドレスアクセス検出手
段、４３…特定命令連続検出手段、７１，８７…ＣＰＵ
、８３〜８６…バス切替回路、Ａ，ＡＫ…アドレスバス
、ＣＳＡ，ＣＳＢ…記憶装置切替制御信号、Ｄ，ＤＫ…
データバス、ＰＸ…記憶装置切替要求指令。

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　制御・演算装置の同一プログラムアド
   レス領域に制御プログラムを格納した記憶装置を複数個
   配置し、１の記憶装置に格納された制御プログラムの実
   行中に他の記憶装置に格納された制御プログラムへ移行
   しても支障のないプログラムアドレスデータを出力する
   切替許容アドレス出力手段を設け、前記制御・演算装置
   がアクセスするプログラムアドレスデータと前記切替許
   容アドレスデータとを比較して切替許容アドレスがアク
   セスされたことを検出する切替許容アドレスアクセス検
   出手段を設け、この切替許容アドレスアクセス検出手段
   の検出出力ならびに記憶装置切替要求とに基づいて前記
   制御・演算装置がアクセスする記憶装置を切替える記憶
   装置切替手段を備えたことを特徴とする記憶装置の切替
   制御装置。
2. 【請求項２】　　前記切替許容アドレスは、前記制御・
   演算装置の命令コードとして連続して意味のあるデータ
   が記憶されているアドレス以外に設定したことを特徴と
   する請求項１記載の記憶装置の切替制御装置。
3. 【請求項３】　　制御・演算装置の同一プログラムアド
   レス領域に制御プログラムを格納した記憶装置を複数個
   配置し、各記憶装置には記憶装置の切替を許容できる状
   態の時に特定のプログラムアドレスをアクセスするよう
   構成した制御プログラムを格納するとともに、前記特定
   のプログラムアドレスがアクセスされたことを検出する
   特定アドレス検出手段を設け、この特定アドレス検出手
   段の検出出力ならびに記憶装置切替要求指令とに基づい
   て前記制御・演算装置がアクセスできる記憶装置を切替
   える記憶装置切替手段を備えたことを特徴とする記憶装
   置の切替制御装置。
4. 【請求項４】　　制御・演算装置の同一プログラムアド
   レス領域に制御プログラムを格納した記憶装置を複数個
   配置し、各記憶装置には記憶装置の切替を許容できる状
   態の時に特定の命令を所定の回数連続して実行するよう
   構成した制御プログラムを格納するとともに、前記特定
   の命令が所定の回数連続したことを検出する特定命令連
   続検出手段を設け、この特定命令連続検出手段の検出出
   力にならびに記憶装置切替要求指令とに基づいて前記制
   御・演算装置がアクセスできる記憶装置を切替える記憶
   装置切替手段を備えたことを特徴とする記憶装置の切替
   制御装置。
5. 【請求項５】　　制御・演算装置の同一プログラムアド
   レス領域に制御プログラムを格納した記憶装置を複数個
   配置し、各記憶装置には記憶装置の切替を許容できる状
   態の時に前記制御・演算装置から切替許容出力を発生す
   るよう構成した制御プログラムを格納するとともに、こ
   の切替許容出力ならびに記憶装置切替要求指令とに基づ
   いて前記制御・演算装置がアクセスできる記憶装置を切
   替える記憶装置切替手段を備えたことを特徴とする記憶
   装置の切替制御装置。
6. 【請求項６】　　前記各記憶装置はバス切替手段を介し
   て前記制御・演算手段へ接続するか、その記憶装置のデ
   ータを読出す読出し手段へ接続するかの切替えを行える
   よう構成したことを特徴とする請求項１，３，４または
   ５記載の記憶装置の切替制御装置。
7. 【請求項７】　　前記各記憶装置は読出し及び書込みが
   可能な記憶素子で構成するとともに、前記各記憶装置は
   バス切替手段を介して前記制御・演算手段へ接続するか
   、その記憶装置へデータを書込む書込み手段へ接続する
   かの切替えを行えるよう構成したことを特徴とする請求
   項１，３，４または５記載の記憶装置の切替制御装置。
8. 【請求項８】請求項６記載のものにおいて、前記書込み
   手段により前記記憶手段へデータを書込んだ後に、前記
   記憶装置切替要求指令を発生する切替要求指令発生手段
   を備えたことを特徴とする記憶装置の切替制御装置。