JPH01216459A - 構成変更制御方式 - Google Patents
構成変更制御方式Info
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- JPH01216459A JPH01216459A JP63041031A JP4103188A JPH01216459A JP H01216459 A JPH01216459 A JP H01216459A JP 63041031 A JP63041031 A JP 63041031A JP 4103188 A JP4103188 A JP 4103188A JP H01216459 A JPH01216459 A JP H01216459A
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- 238000000034 method Methods 0.000 claims description 20
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- 230000000694 effects Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 241000725101 Clea Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、中央処理装置（ＣＰＵ）と、チャネル処理
装置（ＣＩＩＰ）と、主記憶装置（ＭＳＵ）と、記憶制
御装置（ＭＣυ）から構成される複数個のクラスタと、
各クラスタが共用する共用拡張記憶装置（ＧＳＵ）とか
ら構成される全体システム（ＧＣＭＰ）における構成変
更制御方式に関し、 全体システム（ＧＣＭＰ）における各クラスタと共用拡
張記憶装置（ＣＳＵ）間の接続構成を高速に変更するこ
とを目的とし、 上記クラスタ内の各装置の接続情報を保持する第１の構
成制御レジスタ（ＣＦＲ）とは独立した、該共用拡張記
憶装置（ＧＳＵ）とクラスタ間の構成制御情報を保持す
る第２の構成制御レジスタ（ＧＣＦＲ）と、該第２の構
成制御レジスタ（ＧＣＦＲ）に対する構成制御情報の書
き込みと読み出しを行う特定の命令と、上記第１の構成
制御レジスタ（ＣＦＲ）で、共用拡張記憶装置（ＧＳＩ
Ｊ）とクラスタ間を接続状態とする場合には、第２の構
成制御レジスタ（ＧＣＦＲ）の対応するビットを同時に
接続状態とする手段とを設け、上記第１の構成制御レジ
スタ（ＣＦＲ）で示されるクラスタと共用拡張記憶装置
（ＧＳＵ）間の接続構成を自律的に第２の構成制御レジ
スタ（ＧＣＦＲ）に反映させると共に、上記特定の命令
によって、上記第１の構成制御レジスタ（ＣＦＲ）とは
独立に、該第２の構成制御レジスタ（ＧＣＦＲ）を制御
して、上記システム（ＧＣＭｒ’）の構成を変更するこ
とができるように構成する。
るための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、中央処理装置（ＣＰＵ）と、チャネル処理
装置（ＣＩＩＰ）と、主記憶装置（ＭＳＵ）と、記憶制
御装置（ＭＣυ）から構成される複数個のクラスタと、
各クラスタが共用する共用拡張記憶装置（ＧＳＵ）とか
ら構成される全体システム（ＧＣＭＰ）における構成変
更制御方式に関し、 全体システム（ＧＣＭＰ）における各クラスタと共用拡
張記憶装置（ＣＳＵ）間の接続構成を高速に変更するこ
とを目的とし、 上記クラスタ内の各装置の接続情報を保持する第１の構
成制御レジスタ（ＣＦＲ）とは独立した、該共用拡張記
憶装置（ＧＳＵ）とクラスタ間の構成制御情報を保持す
る第２の構成制御レジスタ（ＧＣＦＲ）と、該第２の構
成制御レジスタ（ＧＣＦＲ）に対する構成制御情報の書
き込みと読み出しを行う特定の命令と、上記第１の構成
制御レジスタ（ＣＦＲ）で、共用拡張記憶装置（ＧＳＩ
Ｊ）とクラスタ間を接続状態とする場合には、第２の構
成制御レジスタ（ＧＣＦＲ）の対応するビットを同時に
接続状態とする手段とを設け、上記第１の構成制御レジ
スタ（ＣＦＲ）で示されるクラスタと共用拡張記憶装置
（ＧＳＵ）間の接続構成を自律的に第２の構成制御レジ
スタ（ＧＣＦＲ）に反映させると共に、上記特定の命令
によって、上記第１の構成制御レジスタ（ＣＦＲ）とは
独立に、該第２の構成制御レジスタ（ＧＣＦＲ）を制御
して、上記システム（ＧＣＭｒ’）の構成を変更するこ
とができるように構成する。
本発明は、少なくとも、中央処理装置（ＣＰＩＪ）と。
チャネル処理装置（ＣＩＩＰ”）と、主記憶装置（ＭＳ
Ｕ）と。
Ｕ）と。
記憶制御装置（ＭＣ１ｌ）から構成される複数個のクラ
スタと、各クラスタが共用する共用拡張記憶装置（ＧＳ
Ｕ） とから構成される全体システム（ＧＣＭＰ）にお
ける構成変更制御方式に関する。
スタと、各クラスタが共用する共用拡張記憶装置（ＧＳ
Ｕ） とから構成される全体システム（ＧＣＭＰ）にお
ける構成変更制御方式に関する。
従来からデータ処理装置のシステム構成を構成制御レジ
スタ（ＣＦＲ）で管理し、該構成制御レジスタ（ＣＦＲ
）の特定ビットを“オン°、°オブすることで、該デー
タ処理装置を構成している各装置の接続、切り離しｆｔ
制御を行っている。
スタ（ＣＦＲ）で管理し、該構成制御レジスタ（ＣＦＲ
）の特定ビットを“オン°、°オブすることで、該デー
タ処理装置を構成している各装置の接続、切り離しｆｔ
制御を行っている。
この場合、従来のデータ処理装置においては、システム
規模が小さかったこと、或いは、所謂無停止システムに
対する要求が余りなかったことから、該構成制御は、そ
れ程高速でなくても良いと云う考え方があり、該データ
処理システムに元々備わっているスキャンイン・アウト
機構を用いて、サービスプロセッサ（ＳＶＰ）から行う
ことで、該構成制御の為に新たなハードウェアを追加さ
せることなく、経済性を主体とした構成制御が行われて
いた。
規模が小さかったこと、或いは、所謂無停止システムに
対する要求が余りなかったことから、該構成制御は、そ
れ程高速でなくても良いと云う考え方があり、該データ
処理システムに元々備わっているスキャンイン・アウト
機構を用いて、サービスプロセッサ（ＳＶＰ）から行う
ことで、該構成制御の為に新たなハードウェアを追加さ
せることなく、経済性を主体とした構成制御が行われて
いた。
従って、該構成制御レジスタ（ＣＦＲ）は、各クラスタ
でのクロックとは異なるクロックで制御される為、各ク
ラスタでの動作を保証する必要上、通常、該構成制御レ
ジスタ（ＣＦＲ）に対する変更制御時には、システム全
体を一時停止させる必要があった。
でのクロックとは異なるクロックで制御される為、各ク
ラスタでの動作を保証する必要上、通常、該構成制御レ
ジスタ（ＣＦＲ）に対する変更制御時には、システム全
体を一時停止させる必要があった。
然しなから、最近のデータ処理システムは、複数個のク
ラスタから構成された拡張記憶装置結合型マルチプロセ
ッサシステム（ＧＣＭＰ）と云った巨大システムとなる
動向にある。
ラスタから構成された拡張記憶装置結合型マルチプロセ
ッサシステム（ＧＣＭＰ）と云った巨大システムとなる
動向にある。
このような大規模システムにおいては、１つのクラスタ
のサービスプロセッサ（ＳＶＰ）から、全体システムの
構成の変更制御を行うことがあり、システム全体に対す
る停止期間がより長くなる傾向になってきた。
のサービスプロセッサ（ＳＶＰ）から、全体システムの
構成の変更制御を行うことがあり、システム全体に対す
る停止期間がより長くなる傾向になってきた。
一方、最近のオンラインシステムの普及動向に適合すべ
く無停止システムに対する要求が高まっており、該巨大
システムにおいても停止期間の無視できる高速構成変更
制御方式が必要とされるようになってきた。
く無停止システムに対する要求が高まっており、該巨大
システムにおいても停止期間の無視できる高速構成変更
制御方式が必要とされるようになってきた。
〔従来の技術と発明が解決しようとする課題〕第４図は
最近のデータ処理システムの構成例を示した図であり、
第５図は従来の構成変更制御方式を説明する図である。
最近のデータ処理システムの構成例を示した図であり、
第５図は従来の構成変更制御方式を説明する図である。
第４図は最近の大型化、複雑化したシステムの例を示し
たものであり、中央処理装置（ＣＰＵ Ｏ〜３）。
たものであり、中央処理装置（ＣＰＵ Ｏ〜３）。
チャネル処理装置（ＣＨＰ） 、主記憶装置（ＭＳＵ０
〜１）。
〜１）。
及び記憶制御装置（？１Ｃｔｌ）等からなる複数個のク
ラスタ（Ａ−Ｄ）１２からなり、各クラスタ（Ａ−Ｄ）
１２が共用拡張記憶装置（ＧＳＵ） １０を共用し、全
体システム（拡張記憶装置結合型マルチプロセッサ）（
ＧＣＭＰ）を構成している。
ラスタ（Ａ−Ｄ）１２からなり、各クラスタ（Ａ−Ｄ）
１２が共用拡張記憶装置（ＧＳＵ） １０を共用し、全
体システム（拡張記憶装置結合型マルチプロセッサ）（
ＧＣＭＰ）を構成している。
このような全体システム（ＧＣＭＩ’）においては、１
つのクラスタ（例えば、クラスタＡ１２）から全体のシ
ステム構成を変更する事象が生じることがある。
つのクラスタ（例えば、クラスタＡ１２）から全体のシ
ステム構成を変更する事象が生じることがある。
−ｉに、システム、例えば、クラスタ（ＡＮＤ）１２を
構成している各装置間の接続、切離しの制御は、各装置
の状態表示信号や、構成制御レジスタ（ＣＦＲ）によっ
て行われる。
構成している各装置間の接続、切離しの制御は、各装置
の状態表示信号や、構成制御レジスタ（ＣＦＲ）によっ
て行われる。
ここで、該各装置の状態表示信号には、例えば、電源オ
ン信号、装置動作可能（レディー）信号がある。
ン信号、装置動作可能（レディー）信号がある。
クラスタＡ １２が全体システム（ＧＣＭＰ）中におい
て接続状態であると云うのは、該クラスタＡ １２に関
する上記状態表示信号が全て゛オン゛で、且つ該クラス
タＡ １２に関する構成制御レジスタ（ＣＦＲ）上、オ
ンラインである状態である。
て接続状態であると云うのは、該クラスタＡ １２に関
する上記状態表示信号が全て゛オン゛で、且つ該クラス
タＡ １２に関する構成制御レジスタ（ＣＦＲ）上、オ
ンラインである状態である。
そして、該構成制御情報は各クラスタ（Ａ−Ｄ）１２の
主記憶装置（ＭＳＵ Ｏ〜１）に記憶され、該記憶され
た構成制御情報を各クラスタ（＾〜Ｄ）１２での特定の
プログラムが更新したものをサービスプロセッサ（ＳＶ
Ｐ） １３からのコマンドによって主記憶装置（ＭＳＩ
Ｊ Ｏ，１）からロードし、構成制御レジスタ（ＣＦＲ
）にセットすることで構成変更制御が行われる。
主記憶装置（ＭＳＵ Ｏ〜１）に記憶され、該記憶され
た構成制御情報を各クラスタ（＾〜Ｄ）１２での特定の
プログラムが更新したものをサービスプロセッサ（ＳＶ
Ｐ） １３からのコマンドによって主記憶装置（ＭＳＩ
Ｊ Ｏ，１）からロードし、構成制御レジスタ（ＣＦＲ
）にセットすることで構成変更制御が行われる。
この従来の構成変更制御方式を第５図によって具体的に
説明する。
説明する。
（１）構成制御情報の書き込み（ＳＴ）動作：先ず、各
クラスタ（＾〜Ｄ）１２の中央処理装置（ＣＴＩＵ）か
ら特定命令（書き込みオーダ）をサービスプロセッサ（
ＳＶＰ） １３に発行して、スキャンアウトを指示する
。
クラスタ（＾〜Ｄ）１２の中央処理装置（ＣＴＩＵ）か
ら特定命令（書き込みオーダ）をサービスプロセッサ（
ＳＶＰ） １３に発行して、スキャンアウトを指示する
。
サービスプロセッサ（ＳＶＰ） １３からスキャンアウ
トコマンドが発行され、構成制御レジスタ（ＣＦＲ）２
００〜２０ｎの内容、及び状態表来信゛号（ＰＲＤＹ−
ＣＬＥＡ。
トコマンドが発行され、構成制御レジスタ（ＣＦＲ）２
００〜２０ｎの内容、及び状態表来信゛号（ＰＲＤＹ−
ＣＬＥＡ。
ＵＲＤＹ−ＣＬＥＡ）がセレクタ（ＳＥＬ） ２１を介
してスキャンアウトされ、公知のＳＣＩインタフェース
を経由して、８亥サービスプロセッサ（ＳＶＰ） １３
内のメモリに記憶される。
してスキャンアウトされ、公知のＳＣＩインタフェース
を経由して、８亥サービスプロセッサ（ＳＶＰ） １３
内のメモリに記憶される。
サービスプロセッサ（ＳＶＰ） １３は、該構成制御レ
ジスタ（ＣＦＲ） ２００〜２０ｎの内容、及び状態表
示信号から予め定められた形式の構成制御情報を作成し
、ストアコマンドによって指定されたクラスタ（Ａ−Ｄ
） １２の主記憶装置（ＭＳＵ ０−１）に書き込む。
ジスタ（ＣＦＲ） ２００〜２０ｎの内容、及び状態表
示信号から予め定められた形式の構成制御情報を作成し
、ストアコマンドによって指定されたクラスタ（Ａ−Ｄ
） １２の主記憶装置（ＭＳＵ ０−１）に書き込む。
該ストア動作が終了すると終了（ＥＮＤ）通知を各クラ
スタの中央処理装置（ＣＰＵ Ｏ〜３）に通知する。
スタの中央処理装置（ＣＰＵ Ｏ〜３）に通知する。
該主記憶装置（ＭＳＵ Ｏ〜１）に書き込まれた構成制
御情報は、中央処理装置（ＣＰＵ Ｏ〜３）が実行する
特定のプログラムによって変更される。
御情報は、中央処理装置（ＣＰＵ Ｏ〜３）が実行する
特定のプログラムによって変更される。
（２）構成制御情報のロード（ＬＤ）動作；各クラスタ
（Ａ−Ｄ） １２の中央処理装置（ＣＰＬＩ）から特定
命令（ロードオーダ）をサービスプロセッサ（ＳＶｒ’
） １３に発行して、スキャンインを指示する。
（Ａ−Ｄ） １２の中央処理装置（ＣＰＬＩ）から特定
命令（ロードオーダ）をサービスプロセッサ（ＳＶｒ’
） １３に発行して、スキャンインを指示する。
サービスプロセッサ（ＳＶＰ） １３は指定された主記
憶装置（ＭＳＵ ０−１）から構成制御情報をサービス
プロセッサ（ＳＶＰ） １３内のメモリに読み込み、ス
キャンインコマンドを発行して、各クラスタ（Ａ−Ｄ）
１２の積成制御レジスタ（ＣＦＲ） ２００〜２Ｏｎに
、各クラスタ（＾〜Ｄ）１２が持っている状態表示信号
に合わせてセットし、該構成制御レジスタ（ＣＦＲ）
２００〜２０ｎの内容を変更する。
憶装置（ＭＳＵ ０−１）から構成制御情報をサービス
プロセッサ（ＳＶＰ） １３内のメモリに読み込み、ス
キャンインコマンドを発行して、各クラスタ（Ａ−Ｄ）
１２の積成制御レジスタ（ＣＦＲ） ２００〜２Ｏｎに
、各クラスタ（＾〜Ｄ）１２が持っている状態表示信号
に合わせてセットし、該構成制御レジスタ（ＣＦＲ）
２００〜２０ｎの内容を変更する。
該ロード動作が終了すると終了（ＥＮ［ｌ）通知を各ク
ラスタの中央処理袋ｙ（ｃｐｕ ｏ〜３）に通知する。
ラスタの中央処理袋ｙ（ｃｐｕ ｏ〜３）に通知する。
尚、第５図において、論理積（ＡＮＤ）回路２２は共用
拡張記憶装置（ＧＳＵ） １０と各クラスタ（八〜Ｄ）
１２間のインタフェース（＾〜Ｄ）２３をオンライン
（ＯＮＬＩＮＥ−ＣＬＣＡ〜０）にする為の回路であり
、例えば、クラスタＡ １２については、構成制御レジ
スタ（ＣＦＲ） ２００〜２０ｎの対応するビットが“
オン１であることの他に、電源（ＰＲＤＹ−ＣＬＥＡ）
、及び該クラスタＡ １２の内部状態（ＵＲＤＹ−Ｃ
ＬＥＡ）を該論理積条件で調べて、該インタフェース（
Ａ） ２３を有効にする。
拡張記憶装置（ＧＳＵ） １０と各クラスタ（八〜Ｄ）
１２間のインタフェース（＾〜Ｄ）２３をオンライン
（ＯＮＬＩＮＥ−ＣＬＣＡ〜０）にする為の回路であり
、例えば、クラスタＡ １２については、構成制御レジ
スタ（ＣＦＲ） ２００〜２０ｎの対応するビットが“
オン１であることの他に、電源（ＰＲＤＹ−ＣＬＥＡ）
、及び該クラスタＡ １２の内部状態（ＵＲＤＹ−Ｃ
ＬＥＡ）を該論理積条件で調べて、該インタフェース（
Ａ） ２３を有効にする。
該インタフェース（Ａ−Ｄ）２３は共用拡張記憶装置（
ＧＳＵ） １０内の各クラスタ（Ａ−Ｄ） １２対応の
インタフエース回路であり、各クラスタ（Ａ−Ｄ） １
２と共用拡張記憶装置（ＧＳＵ） １０間の制御信号（
ＲＥＱ等）は、上記論理積（八ＮＯ） ２２の出力信号
との論理積をとって有効化される。
ＧＳＵ） １０内の各クラスタ（Ａ−Ｄ） １２対応の
インタフエース回路であり、各クラスタ（Ａ−Ｄ） １
２と共用拡張記憶装置（ＧＳＵ） １０間の制御信号（
ＲＥＱ等）は、上記論理積（八ＮＯ） ２２の出力信号
との論理積をとって有効化される。
又、構成制御レジスタ（ＣＦＲ） ２２０〜２２ｎの書
き替えは他の全ての処理に優先する為、該クラスタ（Ａ
−Ｄ） １２内の各装置の状態がどのようになっていて
も（例えば、障害時、クロック停止状態等）該書き替え
を可能にするため、クラスタ（八〜Ｄ） １２内部の一
般クロックを使用しない方式となっている。
き替えは他の全ての処理に優先する為、該クラスタ（Ａ
−Ｄ） １２内の各装置の状態がどのようになっていて
も（例えば、障害時、クロック停止状態等）該書き替え
を可能にするため、クラスタ（八〜Ｄ） １２内部の一
般クロックを使用しない方式となっている。
上記構成制御情報の構成制御レジスタ（ＣＦＲ） ２０
０〜２０ｎへの書き込みと読み出しを、各クラスタ（Ａ
−Ｄ） １２の中央処理装置（ＣＰＵ Ｏ〜３）で実行
する演算命令のように論理回路で直接行おうとすると、
該構成制御レジスタ（ＣＦＲ） ２００〜２０ｎの各ビ
ットは各クラスタ（Ａ−Ｄ）１２を構成している各装置
に分散している為、膨大なハードウェア鼠を必要とする
。
０〜２０ｎへの書き込みと読み出しを、各クラスタ（Ａ
−Ｄ） １２の中央処理装置（ＣＰＵ Ｏ〜３）で実行
する演算命令のように論理回路で直接行おうとすると、
該構成制御レジスタ（ＣＦＲ） ２００〜２０ｎの各ビ
ットは各クラスタ（Ａ−Ｄ）１２を構成している各装置
に分散している為、膨大なハードウェア鼠を必要とする
。
この為、上記のように、従来の構成変更制御方式は、サ
ービスプロセッサ（ＳＶＩ’） １３を介して、スキャ
ン機構によるスキャンイン・アウト、 ｓｖｐコマンド
による主記憶装置（ＭＳＵ Ｏ〜１）への書き込みと読
み出しにより該構成制御レジスタ（ＣＦＲ） ２００〜
２Ｏｎの変更を行っていた。
ービスプロセッサ（ＳＶＩ’） １３を介して、スキャ
ン機構によるスキャンイン・アウト、 ｓｖｐコマンド
による主記憶装置（ＭＳＵ Ｏ〜１）への書き込みと読
み出しにより該構成制御レジスタ（ＣＦＲ） ２００〜
２Ｏｎの変更を行っていた。
従って、該従来の構成変更制御では長い処理時間を必要
とし、特に、構成制御レジスタ（ＣＦＲ） ２００〜２
０ｎの書き替え時には、前述のように全処理装置を一時
停止状態にするため、共用拡張記憶装置（ＧＳＵ） １
０で結合されたマルチプロセッサ（ＧＣＭＰ）の如き巨
大システムにおいては、複数のサービスプロセッサ（Ｓ
ＶＰ） １３で上記構成変更制御を行うことが生じる場
合があり、全体システム（ＧＣＭｒ’）の停止期間をよ
り長くすると云う問題があった。
とし、特に、構成制御レジスタ（ＣＦＲ） ２００〜２
０ｎの書き替え時には、前述のように全処理装置を一時
停止状態にするため、共用拡張記憶装置（ＧＳＵ） １
０で結合されたマルチプロセッサ（ＧＣＭＰ）の如き巨
大システムにおいては、複数のサービスプロセッサ（Ｓ
ＶＰ） １３で上記構成変更制御を行うことが生じる場
合があり、全体システム（ＧＣＭｒ’）の停止期間をよ
り長くすると云う問題があった。
本発明は上記従来の欠点に鑑み、少なくとも、中央処理
装置（ＣＰＵ）と、チャネル処理装置（ＣＩＩＰ）と、
主記憶装置（ＭＳＵ）と、記憶制御装置（ＭＣＵ）から
構成される複数個のクラスタと、各クラスタが共用する
共用拡張記憶装置（ＧＳＵ）とから構成される全体シス
テム（ＧＣＭＰ）における構成変更制御方式において、
該構成制御を全体システム（ＧＣＭＰ）における各クラ
スタと共用拡張記憶装置（ＧＳＵ）間に限定することで
、システムの接続構成を高速に変更する構成変更制御方
式を提供することを目的とするものである。
装置（ＣＰＵ）と、チャネル処理装置（ＣＩＩＰ）と、
主記憶装置（ＭＳＵ）と、記憶制御装置（ＭＣＵ）から
構成される複数個のクラスタと、各クラスタが共用する
共用拡張記憶装置（ＧＳＵ）とから構成される全体シス
テム（ＧＣＭＰ）における構成変更制御方式において、
該構成制御を全体システム（ＧＣＭＰ）における各クラ
スタと共用拡張記憶装置（ＧＳＵ）間に限定することで
、システムの接続構成を高速に変更する構成変更制御方
式を提供することを目的とするものである。
第１図は本発明の構成変更制御方式の原理図である。
上記の問題点は下記の如くに構成された構成変更制御方
式によって解決される。
式によって解決される。
少なくとも、中央処理装置（ＣＩ’Ｕ）と、チャネル処
理装置（ＣＩｌｌ’）と、主記憶装置（ＭＳＵ）と、記
憶制御装置（ＭＣＵ）から構成される複数個のクラスタ
と、各クラスタが共用する共用拡張記憶装置（ＧＳ［Ｉ
）とから構成される全体システム（ＧＣＭＰ）において
、上記クラスタ内の各装置の接−読情報を保持する第１
の構成制御レジスタ（ＣＦＲ） ２００〜２Ｏｎとは独
立した、該共用拡張記憶装置（ＧＳＵ） １０とクラス
タ１２間の構成制御情報を保持する第２の構成制御レジ
スタ（ＧＣＦＲ） ３１と、 該第２の構成制御レジスタ（ＧＣＦＲ） ３１に対する
構成制御情報の書き込みと読み出しを行う特定の命令と
、 上記第１の構成制御レジスタ（ＣＦＲ） ２００〜２０
ｎで、共用拡張記憶装置（ＧＳＵ）１０とクラスタ１２
間を接続状態とする場合には、第２の構成制御レジスタ
（ＧＣＦＲ） ３１の対応するビットを同時に接続状態
とする手段■とを設け、 上記第１の構成制御レジスタ（ＣＰＲ） ２００〜２０
ｎで示される、クラスタ１２と共用拡張記憶装置（ＧＳ
［Ｊ） １０間の接続構成を自律的に第２の構成制御レ
ジスタ（ＧＣＰＲ） ３１に反映させると共に、上記特
定の命令によって、上記第１の構成制御レジスタ（ＣＦ
Ｒ） ２００〜２０ｎとは独立に、該第２の構成制御レ
ジスタ（ＧＣＦＲ） ３１を制御して、上記全体システ
ム（ＧＣＭＰ）の構成を変更するように構成する。
理装置（ＣＩｌｌ’）と、主記憶装置（ＭＳＵ）と、記
憶制御装置（ＭＣＵ）から構成される複数個のクラスタ
と、各クラスタが共用する共用拡張記憶装置（ＧＳ［Ｉ
）とから構成される全体システム（ＧＣＭＰ）において
、上記クラスタ内の各装置の接−読情報を保持する第１
の構成制御レジスタ（ＣＦＲ） ２００〜２Ｏｎとは独
立した、該共用拡張記憶装置（ＧＳＵ） １０とクラス
タ１２間の構成制御情報を保持する第２の構成制御レジ
スタ（ＧＣＦＲ） ３１と、 該第２の構成制御レジスタ（ＧＣＦＲ） ３１に対する
構成制御情報の書き込みと読み出しを行う特定の命令と
、 上記第１の構成制御レジスタ（ＣＦＲ） ２００〜２０
ｎで、共用拡張記憶装置（ＧＳＵ）１０とクラスタ１２
間を接続状態とする場合には、第２の構成制御レジスタ
（ＧＣＦＲ） ３１の対応するビットを同時に接続状態
とする手段■とを設け、 上記第１の構成制御レジスタ（ＣＰＲ） ２００〜２０
ｎで示される、クラスタ１２と共用拡張記憶装置（ＧＳ
［Ｊ） １０間の接続構成を自律的に第２の構成制御レ
ジスタ（ＧＣＰＲ） ３１に反映させると共に、上記特
定の命令によって、上記第１の構成制御レジスタ（ＣＦ
Ｒ） ２００〜２０ｎとは独立に、該第２の構成制御レ
ジスタ（ＧＣＦＲ） ３１を制御して、上記全体システ
ム（ＧＣＭＰ）の構成を変更するように構成する。
即ち、本発明によれば、少なくとも、中央処理装置（Ｃ
ｒ’Ｕ）と、チャネル処理装置（ＣＩＩＰ）と、主記憶
装置（ＭＳ［Ｉ）と、記憶制御装置（ＭＣＵ）から構成
される複数個のクラスタと、各クラスタが共用する共用
拡張記憶装置（ＧＳＵ）とから構成される全体システム
（ＧＣＭＩ’）における構成変更制御方式において、構
成変更の全ケースを高速化することは困難であることか
ら、上記全体システム（ＧＣＭＰ）中のクラスタ及び共
用拡張記憶装置（ＧＳｊｌ）単位の構成変更に注目し、
この限定された単位での構成変更を裔速に行うようにし
たものである。
ｒ’Ｕ）と、チャネル処理装置（ＣＩＩＰ）と、主記憶
装置（ＭＳ［Ｉ）と、記憶制御装置（ＭＣＵ）から構成
される複数個のクラスタと、各クラスタが共用する共用
拡張記憶装置（ＧＳＵ）とから構成される全体システム
（ＧＣＭＩ’）における構成変更制御方式において、構
成変更の全ケースを高速化することは困難であることか
ら、上記全体システム（ＧＣＭＰ）中のクラスタ及び共
用拡張記憶装置（ＧＳｊｌ）単位の構成変更に注目し、
この限定された単位での構成変更を裔速に行うようにし
たものである。
一般的な冑信頼性と、無停止運転が要求される全体シス
テム（ＧＣＭＰ）の運用形態では、複数のクラスタ（Ａ
−Ｄ）を現用系と待機系に分け、共用拡張記憶装置（
ＧＳＵ）を介した相互通信で現用系の障害を発見すると
、該現用系の切離しと、該現用系が実行していた処理を
待機系が引継ぐように機能させる。
テム（ＧＣＭＰ）の運用形態では、複数のクラスタ（Ａ
−Ｄ）を現用系と待機系に分け、共用拡張記憶装置（
ＧＳＵ）を介した相互通信で現用系の障害を発見すると
、該現用系の切離しと、該現用系が実行していた処理を
待機系が引継ぐように機能させる。
又、２台の共用拡張記憶装置（ＧＳＵ Ｏ，１）の両方
に、現用系による処理結果を書き込んでおき、−方の共
用拡張記憶装置（ＧＳＵ Ｏ，又は１）が障害になった
場合には、その共用拡張記憶装置（ＧＳＵ）の切離しと
、他方の共用拡張記憶装置（ＧＳＵ）により処理の１！
続を図ることで高信顛性のシステムが得られるようにし
ている。
に、現用系による処理結果を書き込んでおき、−方の共
用拡張記憶装置（ＧＳＵ Ｏ，又は１）が障害になった
場合には、その共用拡張記憶装置（ＧＳＵ）の切離しと
、他方の共用拡張記憶装置（ＧＳＵ）により処理の１！
続を図ることで高信顛性のシステムが得られるようにし
ている。
上記無停止運転は、上記切離しと、処理の引継ぎ／継続
実行を高速化することにより、該停止期間のあったこと
が外部から感じられない（例えば、１秒以内とする）よ
うにすることで得られる。構成変更制御の高速化は、こ
の無停止運転の為に必要な手段である。
実行を高速化することにより、該停止期間のあったこと
が外部から感じられない（例えば、１秒以内とする）よ
うにすることで得られる。構成変更制御の高速化は、こ
の無停止運転の為に必要な手段である。
（１） そこで、クラスタ、及び共用拡張記憶装置（
ＧＳＵ）単位での構成制御情報を本発明の構成制御レジ
スタ（ＧＣＦＲ）に対して書込み／読出しを行う特定の
命令を設ける。
ＧＳＵ）単位での構成制御情報を本発明の構成制御レジ
スタ（ＧＣＦＲ）に対して書込み／読出しを行う特定の
命令を設ける。
（２）上記構成制御レジスタ（ＧＣＦＲ）を共用拡張記
憶装置 （ＧＳＵ）内に設け、各クラスタ（＾〜Ｄ）が
該共用拡張記憶装置（ＧＳＵ）に対してオンラインであ
るか否かを判断する条件に、本構成制御レジスタ（ＧＣ
ＦＲ）のビットを論理積（ＡＮＤ）条件で付加する。
憶装置 （ＧＳＵ）内に設け、各クラスタ（＾〜Ｄ）が
該共用拡張記憶装置（ＧＳＵ）に対してオンラインであ
るか否かを判断する条件に、本構成制御レジスタ（ＧＣ
ＦＲ）のビットを論理積（ＡＮＤ）条件で付加する。
（３）上記構成制御情報の書込み命令では、共用拡張記
憶装置（ＧＳＵ）−＋主記憶装置（Ｆ４ＳＵ）のデータ
転送と同一の制御（但し、共用拡張記憶装置（ＧＳＵ）
の読出しデータバス上には、該共用拡張記憶装置（ＧＳ
Ｕ）が保持する構成制御情報が載せられる）で、該命令
によって指定された主記憶装置（ＭＳＵ）の領域に書込
まれる。
憶装置（ＧＳＵ）−＋主記憶装置（Ｆ４ＳＵ）のデータ
転送と同一の制御（但し、共用拡張記憶装置（ＧＳＵ）
の読出しデータバス上には、該共用拡張記憶装置（ＧＳ
Ｕ）が保持する構成制御情報が載せられる）で、該命令
によって指定された主記憶装置（ＭＳＵ）の領域に書込
まれる。
又、読出し命令では主記憶装置（ＭＳＵ）時共用拡張記
憶装置（ＧＳＵ）のデータ転送と同一制御（但し、主記
憶装置（ＭＳＵ）から読出されて共用拡張記憶装置（Ｇ
ＳＵ）へ転送されるデータバス上の内容は、本発明の構
成制御レジスタ（ＧＣＦＲ）を書換える為の構成変更デ
ータである）で、該命令によって指定された主記憶装置
（ＭＳＵ）の領域の内容が当該構成制御レベル（ＧＣＦ
Ｒ）にセットされる。
憶装置（ＧＳＵ）のデータ転送と同一制御（但し、主記
憶装置（ＭＳＵ）から読出されて共用拡張記憶装置（Ｇ
ＳＵ）へ転送されるデータバス上の内容は、本発明の構
成制御レジスタ（ＧＣＦＲ）を書換える為の構成変更デ
ータである）で、該命令によって指定された主記憶装置
（ＭＳＵ）の領域の内容が当該構成制御レベル（ＧＣＦ
Ｒ）にセットされる。
このようにして構成制御レジスタ（ＧＣＦＲ）が、通常
のロード／ストア命令の速度で変更でき、各クラスタ（
Ａ−Ｄ）と共用拡張記憶装置（ＧＳＵ）との間の接続制
御ができるので、各クラスタでの動作を停止させること
なく構成変更（障害クラスタの切離し、接続等）を行う
ことができ、あるクラスタが他のクラスタのジョブを途
中で引き継ぐ為の時間を大幅に短縮す、ることができ、
該ジョブに注目すると実質的に停止期間がなかったよう
に継続処理をすることができる効果がある。
のロード／ストア命令の速度で変更でき、各クラスタ（
Ａ−Ｄ）と共用拡張記憶装置（ＧＳＵ）との間の接続制
御ができるので、各クラスタでの動作を停止させること
なく構成変更（障害クラスタの切離し、接続等）を行う
ことができ、あるクラスタが他のクラスタのジョブを途
中で引き継ぐ為の時間を大幅に短縮す、ることができ、
該ジョブに注目すると実質的に停止期間がなかったよう
に継続処理をすることができる効果がある。
但し、書込み命令の高速化は必ずしも必須ではないので
、読出し命令の高速化のみであっても、本願の主旨から
外れるものではない。
、読出し命令の高速化のみであっても、本願の主旨から
外れるものではない。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の構成変更制御方式の原理図であ
り、第２図は本発明の一実施例を示した図であり、（ａ
）は本発明の構成制御レジスタ（ＧＣＦＲ）の回路例を
示し、（ｂ）は動作タイムチャートを示しており、第３
図は本発明の構成制御レジスタ（ＧＣＦＲ）に対する書
き込みデータの例であり、第１図、第２図に示した第２
の構成制御レジスタ（ＧＣＦ１？） ３１ と該レジス
タ３１に対する書込み回路■。
り、第２図は本発明の一実施例を示した図であり、（ａ
）は本発明の構成制御レジスタ（ＧＣＦＲ）の回路例を
示し、（ｂ）は動作タイムチャートを示しており、第３
図は本発明の構成制御レジスタ（ＧＣＦＲ）に対する書
き込みデータの例であり、第１図、第２図に示した第２
の構成制御レジスタ（ＧＣＦ１？） ３１ と該レジス
タ３１に対する書込み回路■。
■と、読出し回路■が本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。
以下、第１図、第２図によって本発明の構成変更制御方
式を説明する。
式を説明する。
（１） 初期設定：
初期設定においては、時間的な問題がない為、第５図で
説明した従来方式のサービスプロセッサ（ＳＶＰ）を介
した手段で、従来の第１の構成制御レジスタ（ＣＦＩ？
） ２００〜２０ｎへの設定で行う。
説明した従来方式のサービスプロセッサ（ＳＶＰ）を介
した手段で、従来の第１の構成制御レジスタ（ＣＦＩ？
） ２００〜２０ｎへの設定で行う。
第２図の本発明の構成制御レジスタ（ＧＣＦＲ） ３１
の回路例（但し、１ビツト）から明らかなように、各ビ
ットはリセット優先型のフリップフロップ（ＦＦ）で構
成されているので、従来の第１の構成制御レジスタ（Ｃ
ＦＲ） ２００〜２Ｏｎがリセット状態であると、当該
構成制御レジスタ（ＧＣＦＲ） ３１ もリセットされ
るが、該第１の構成制御レジスタ（ＣＦＲ） ２００〜
２０ｎの特定のビットがセント （即ち、未接続の状態
から接続の状態に書換える）されると、その立ち上がり
信号αによって、本発明の第２の構成制御レジスタ（Ｇ
ＣＦＩ？） ３１の対応ビットが同時に°オン゛ とな
り、該ビットに対応する共用拡張記憶装置（ＧＳＵ）
１０とクラスタ（Ａ−Ｄ）１２の接続関係をオンライン
（ＧＣＦＲ−ＣＬＥＡ−ＯＮＬ）化する。
の回路例（但し、１ビツト）から明らかなように、各ビ
ットはリセット優先型のフリップフロップ（ＦＦ）で構
成されているので、従来の第１の構成制御レジスタ（Ｃ
ＦＲ） ２００〜２Ｏｎがリセット状態であると、当該
構成制御レジスタ（ＧＣＦＲ） ３１ もリセットされ
るが、該第１の構成制御レジスタ（ＣＦＲ） ２００〜
２０ｎの特定のビットがセント （即ち、未接続の状態
から接続の状態に書換える）されると、その立ち上がり
信号αによって、本発明の第２の構成制御レジスタ（Ｇ
ＣＦＩ？） ３１の対応ビットが同時に°オン゛ とな
り、該ビットに対応する共用拡張記憶装置（ＧＳＵ）
１０とクラスタ（Ａ−Ｄ）１２の接続関係をオンライン
（ＧＣＦＲ−ＣＬＥＡ−ＯＮＬ）化する。
この手段は、該第２の構成制御レジスタ（ＧＣＦＲ）３
１に対する初期設定を容易化すると共に、切離されてい
るクラスタ（Ａ−Ｄ）１２が自分自身で全体システム（
ＧＣＭＰ）の中への組み込まれることを可能にする。
１に対する初期設定を容易化すると共に、切離されてい
るクラスタ（Ａ−Ｄ）１２が自分自身で全体システム（
ＧＣＭＰ）の中への組み込まれることを可能にする。
（２）−船釣な構成変更：
従来の第１の構成制御レジスタ（ＣＦＲ） ２００〜２
０の書換えのみで対処可能である。
０の書換えのみで対処可能である。
（３）高速構成変更ニ
システムを共用拡張記憶装置（ＧＳ［Ｉ）結合型マルチ
プロセッサ（ＧＣＭＩ’）として運用中での共用拡張記
憶装置（ＧＳＵ Ｏ，１） １０とクラスタ（Ａ−［１
） １２との接続関係は、本発明の特定命令を用いて、
第２の構成制御レジスタ（ＧＣＦＲ） ３１を直接書換
えることで行う。
プロセッサ（ＧＣＭＩ’）として運用中での共用拡張記
憶装置（ＧＳＵ Ｏ，１） １０とクラスタ（Ａ−［１
） １２との接続関係は、本発明の特定命令を用いて、
第２の構成制御レジスタ（ＧＣＦＲ） ３１を直接書換
えることで行う。
この書換えは、第１図から明らかなように、オンライン
状態になっている全てのクラスタ（Ａ −Ｄ）１２から
の特定命令が指示する制御信号（ＣＴＲＬ／ＡＤＤＲ）
と、構成制御情報（ＳＴＤ）によって実行することがで
きる。
状態になっている全てのクラスタ（Ａ −Ｄ）１２から
の特定命令が指示する制御信号（ＣＴＲＬ／ＡＤＤＲ）
と、構成制御情報（ＳＴＤ）によって実行することがで
きる。
オフライン状態のクラスタ（Ａ−Ｄ） １２から該高速
構成変更を行う場合は、（２）の手段で第１の構成制御
レジスタ（ＣＦＲ） ２００〜２０ｎの書換えて、自分
自身を全体システム（ＧＣＭｒ’）の中に組み込んだ後
、上記特定の命令を発行すれば良い。
構成変更を行う場合は、（２）の手段で第１の構成制御
レジスタ（ＣＦＲ） ２００〜２０ｎの書換えて、自分
自身を全体システム（ＧＣＭｒ’）の中に組み込んだ後
、上記特定の命令を発行すれば良い。
但し、この場合、自分自身の全体システム（Ｇｅｔ’Ｉ
Ｐ）への組み込みを高速に行うことはできないが、元々
オフライン状態のクラスタ（Ａ−Ｄ）１２であるため問
題とはならない。
Ｐ）への組み込みを高速に行うことはできないが、元々
オフライン状態のクラスタ（Ａ−Ｄ）１２であるため問
題とはならない。
第３図は第２の構成制御レジスタ（ＧＣＦＲ） ３１に
関する構成制御情報の読み出し命令における書込みデー
タ（ＳＴＤ）の内容を示しており、（ａ）は構成変更デ
ータの例を示し、（ｂ）は該書込みデータ（ＳＴＤ）で
の共用拡張記憶装置（ＧＳＵ Ｏ，１） １０と各クラ
スタ（Ａ−Ｄ）１２との対応関係を示している。
関する構成制御情報の読み出し命令における書込みデー
タ（ＳＴＤ）の内容を示しており、（ａ）は構成変更デ
ータの例を示し、（ｂ）は該書込みデータ（ＳＴＤ）で
の共用拡張記憶装置（ＧＳＵ Ｏ，１） １０と各クラ
スタ（Ａ−Ｄ）１２との対応関係を示している。
ここで、ＧＳＵ Ｏ，１は共用拡張記憶装置１０を示し
、ＣＬＥＡ ＮＤはクラスタ（Ａ−Ｄ） １２を示して
いる。
、ＣＬＥＡ ＮＤはクラスタ（Ａ−Ｄ） １２を示して
いる。
８８ｍ込みデータ（ＳＴ（１）は、−ａのデータ転送に
おける各クラスタ（Ａ−Ｄ）１２の主記憶装置（ＭＳＩ
Ｊ Ｏ。
おける各クラスタ（Ａ−Ｄ）１２の主記憶装置（ＭＳＩ
Ｊ Ｏ。
１）鴫共用拡張記憶装置（ＧＳＵ） １０の書込みデー
タ／−、＋スのデータであり、本発明を実施する為に設
けられた上記特定命令では、該書込みデータ（ＳＴＤ）
を転送して、当該第２の構成制御レジスタ（ＧＣＦＩ？
）３１に書込むように動作する。（第１図参照）第２図
（ａ）の実施例は本発明の第２の構成制御レジスタ（Ｇ
ＣＦＲ） ３１の各ビットの論理回路である。
タ／−、＋スのデータであり、本発明を実施する為に設
けられた上記特定命令では、該書込みデータ（ＳＴＤ）
を転送して、当該第２の構成制御レジスタ（ＧＣＦＩ？
）３１に書込むように動作する。（第１図参照）第２図
（ａ）の実施例は本発明の第２の構成制御レジスタ（Ｇ
ＣＦＲ） ３１の各ビットの論理回路である。
前述のように、当該構成制御レジスタ（ＧＣＦＲ） ３
１は、例えば、リセット優先型のフリップフロップ（Ｆ
Ｆ）で構成する。
１は、例えば、リセット優先型のフリップフロップ（Ｆ
Ｆ）で構成する。
本図（ａ）から明らかなように、第１の構成制御レジス
タ（ＣＦＲ） ２００〜２０ｎの対応するビットが゛オ
フ゛から “オン゛に変化すると、その立ち上がり微分
信号αによって、該第２の構成制御レジスタ（ＧＣＦＲ
） ３１の対応ビットが“オフ゛呻°オン”になる。
タ（ＣＦＲ） ２００〜２０ｎの対応するビットが゛オ
フ゛から “オン゛に変化すると、その立ち上がり微分
信号αによって、該第２の構成制御レジスタ（ＧＣＦＲ
） ３１の対応ビットが“オフ゛呻°オン”になる。
又、本発明の特定の読み出し命令を実行することにより
、当該クラスタ（Ａ−Ｄ） １２の主記憶装置（１’ｌ
ｓＵ Ｏ，１）からの書込みデータ（ＣＬＵＡ−３ＴＤ
）の内容（第３図（ａ） 、 （ｂ）参照）によって、
図中の’ＳＥＴ’ ／“ＲＳｆ’信号が各ビット毎に生
成され、本発明の第２の構成制御レジスタ（ＧＣＦＲ）
３１を書換えるように動作する。（本図（ｂ）のタイ
ムチャート参照）このとき、該第２の構成制御レジスタ
（ＧＣＰＲ） ３１は一般回路のクロック（ＣＬＫ）に
同期して変化する為、本発明による該第２の構成制御レ
ジスタ（ＧＣＦＲ） ３１に対する変更処理においては
、従来の第１の構成制御レジスタ（ＣＦＲ） ２００〜
２０ｎに対するように処理装置全体を停止状態にする必
要がない。
、当該クラスタ（Ａ−Ｄ） １２の主記憶装置（１’ｌ
ｓＵ Ｏ，１）からの書込みデータ（ＣＬＵＡ−３ＴＤ
）の内容（第３図（ａ） 、 （ｂ）参照）によって、
図中の’ＳＥＴ’ ／“ＲＳｆ’信号が各ビット毎に生
成され、本発明の第２の構成制御レジスタ（ＧＣＦＲ）
３１を書換えるように動作する。（本図（ｂ）のタイ
ムチャート参照）このとき、該第２の構成制御レジスタ
（ＧＣＰＲ） ３１は一般回路のクロック（ＣＬＫ）に
同期して変化する為、本発明による該第２の構成制御レ
ジスタ（ＧＣＦＲ） ３１に対する変更処理においては
、従来の第１の構成制御レジスタ（ＣＦＲ） ２００〜
２０ｎに対するように処理装置全体を停止状態にする必
要がない。
又、本発明の特定の書込み命令では、本発明の第２の構
成制御レジスタ（ＧＣＦＲ） ３１の内容が、共用拡張
記憶装置（ＧＳＵ） １０→主記憶装置（ＭＳＵ Ｏ，
１）のデータ転送時のデータバス上に載せられて、各ク
ラスタ（Ａ−Ｄ）１２の主記憶装置（ＭＳＵ Ｏ，１）
の指定領域に書込まれる。（第１図■参照）このように
、本発明は、少なくとも、中央処理装置（ＣＰＵ）と、
チャネル処理装置（ＣＨＰ）と、主記憶装置（ＭＳＵ）
と、記憶制御装置（ＭＣＵ）から構成される複数個のク
ラスタと、各クラスタが共用する共用拡張記憶装置（Ｇ
ＳＵ）とから構成される全体システム（ＧＣＭＰ）にお
ける構成変更制御方式において、該構成制御を共用拡張
記憶装置（ＧＳＵ）とクラスタ（Ａ −Ｄ）との間の接
続関係に限定し、該接続関係を制御する第２の構成制御
レジスタ（ＧＣＦＲ）を共用拡張記憶装置（ＧＳＵ）内
に設け、該構成制御レジスタ（ＧＣＦＲ）に対して、特
定の書込み／読み出し命令を設けて、通常の共用拡張記
憶装置（ＧＳＵ）と各クラスタ（Ａ−Ｄ）のデータ転送
パスを用いることで、全体システムを停止状態にするこ
とな（、高速に構成変更制御ができるようにした所に特
徴がある。
成制御レジスタ（ＧＣＦＲ） ３１の内容が、共用拡張
記憶装置（ＧＳＵ） １０→主記憶装置（ＭＳＵ Ｏ，
１）のデータ転送時のデータバス上に載せられて、各ク
ラスタ（Ａ−Ｄ）１２の主記憶装置（ＭＳＵ Ｏ，１）
の指定領域に書込まれる。（第１図■参照）このように
、本発明は、少なくとも、中央処理装置（ＣＰＵ）と、
チャネル処理装置（ＣＨＰ）と、主記憶装置（ＭＳＵ）
と、記憶制御装置（ＭＣＵ）から構成される複数個のク
ラスタと、各クラスタが共用する共用拡張記憶装置（Ｇ
ＳＵ）とから構成される全体システム（ＧＣＭＰ）にお
ける構成変更制御方式において、該構成制御を共用拡張
記憶装置（ＧＳＵ）とクラスタ（Ａ −Ｄ）との間の接
続関係に限定し、該接続関係を制御する第２の構成制御
レジスタ（ＧＣＦＲ）を共用拡張記憶装置（ＧＳＵ）内
に設け、該構成制御レジスタ（ＧＣＦＲ）に対して、特
定の書込み／読み出し命令を設けて、通常の共用拡張記
憶装置（ＧＳＵ）と各クラスタ（Ａ−Ｄ）のデータ転送
パスを用いることで、全体システムを停止状態にするこ
とな（、高速に構成変更制御ができるようにした所に特
徴がある。
以上、詳細に説明したように、本発明の構成変更制御方
式は、少なくとも、中央処理装置 （ＣＰＵ）と、チャ
ネル処理装置（ＣＩＩＰ）と、主記憶装置（ＭＳＵ）と
、記憶制御装置（ＭＣＵ）から構成される複数個のクラ
スタと、各クラスタが共用する共用拡張記憶装置１７（
ＧＳ（１）とから構成される全体システム（ＧＣＭＩ’
）における構成変更制御方式において、上記クラスフ内
の各装置の接続情報を保持する第１の構成制御レジスタ
（ＣＦＲ）とは独立した、該共用拡張記憶装置（ＧＳｔ
ｌ）とクラスタ間の構成制御情報を保持する第２の構成
制御レジスタ（ＧＣＦＲ）と、該第２の構成制御レジス
タ（ＧＣＦＲ）に対する構成制御情報の書き込みと読み
出しを行う特定の命令と、上記第１の構成制御レジスタ
（ＣＦＲ）で、共用拡張記憶装置（ＧＳＵ）とクラスタ
間を接続状態とする場合には、第２の構成制御レジスタ
（ＧＣＦＲ）の対応するビットを同時に接続状態とする
手段とを設け、上記第１の構成制御レジスタ（ＣＦＲ）
で示されるクラスタと共用拡張記憶装置（ＧＳＵ）間の
接続構成を自律的に第２の構成制御レジスタ（ＧＣＦＲ
） （３１）に反映させると共に、上記特定の命令によ
って、上記第１の構成制御レジスタ（ＣＦＲ）とは独立
に、該第２の構成制御レジスタ（ＧＣＦＲ）を制御して
、上記システム（ＧＣＭＰ）の構成を変更することがで
きるようにしたものであるので、該第２の構成制御レジ
スタ（ＧＣＦＲ）が、通常のロード／ストア命令の速度
で変更でき、各クラスタ（Ａ〜口）と共用拡張記憶装置
（ＧＳＵ）との間の接続制御ができるので、各クラスタ
での動作を停止させることなく構成変更（障害クラスタ
の切離し、接続等）を行うことができ、あるクラスタが
他のクラスタのジョブを途中で引き継ぐ為の時間を大幅
に短縮することができ、該ジョブに注目すると実質的に
停止期間がなかったように［ｉ処理することができる効
果がある。
式は、少なくとも、中央処理装置 （ＣＰＵ）と、チャ
ネル処理装置（ＣＩＩＰ）と、主記憶装置（ＭＳＵ）と
、記憶制御装置（ＭＣＵ）から構成される複数個のクラ
スタと、各クラスタが共用する共用拡張記憶装置１７（
ＧＳ（１）とから構成される全体システム（ＧＣＭＩ’
）における構成変更制御方式において、上記クラスフ内
の各装置の接続情報を保持する第１の構成制御レジスタ
（ＣＦＲ）とは独立した、該共用拡張記憶装置（ＧＳｔ
ｌ）とクラスタ間の構成制御情報を保持する第２の構成
制御レジスタ（ＧＣＦＲ）と、該第２の構成制御レジス
タ（ＧＣＦＲ）に対する構成制御情報の書き込みと読み
出しを行う特定の命令と、上記第１の構成制御レジスタ
（ＣＦＲ）で、共用拡張記憶装置（ＧＳＵ）とクラスタ
間を接続状態とする場合には、第２の構成制御レジスタ
（ＧＣＦＲ）の対応するビットを同時に接続状態とする
手段とを設け、上記第１の構成制御レジスタ（ＣＦＲ）
で示されるクラスタと共用拡張記憶装置（ＧＳＵ）間の
接続構成を自律的に第２の構成制御レジスタ（ＧＣＦＲ
） （３１）に反映させると共に、上記特定の命令によ
って、上記第１の構成制御レジスタ（ＣＦＲ）とは独立
に、該第２の構成制御レジスタ（ＧＣＦＲ）を制御して
、上記システム（ＧＣＭＰ）の構成を変更することがで
きるようにしたものであるので、該第２の構成制御レジ
スタ（ＧＣＦＲ）が、通常のロード／ストア命令の速度
で変更でき、各クラスタ（Ａ〜口）と共用拡張記憶装置
（ＧＳＵ）との間の接続制御ができるので、各クラスタ
での動作を停止させることなく構成変更（障害クラスタ
の切離し、接続等）を行うことができ、あるクラスタが
他のクラスタのジョブを途中で引き継ぐ為の時間を大幅
に短縮することができ、該ジョブに注目すると実質的に
停止期間がなかったように［ｉ処理することができる効
果がある。
第１図が本発明の構成変更制御方式の原理図。
第２図は本発明の一実施例を示した図。
第３図は本発明の構成制御レジスタ（ＧＣＦＲ）に対す
る書き込みデータの例。 第４図は最近のデータ処理システムの構成例を示した図
。 第５図は従来の構成変更制御方式を説明する図。 である。 図面において、 １０は共用拡張記憶装置（ＧＳＵ Ｏ，１，又はＧＳＵ
） 。 １２はクラスタ（Ａ〜Ｄ）。 ２００〜２０ｎは第１の構成制御レジスタ（ＣＦＲ）
。 ２３はインタフェース部（Ａ〜Ｄ）。 ３０はＳＶＰ／ＳＣｉ Ａ 〜Ｄインタフェ Ｘ６Ｌ３
１は第２の構成制御レジスタ（ＧＣＦＲ） 。 ＳＴＤは書込みデータ。 ｒ’ＲＤＹは電源オン状態（パワーレディー）。 ＩＪＲＤＹは装置動作可能状態（装置レディー）。 ＣＬＥＡ〜Ｄはクラスタ（Ａ〜Ｄ）ｌ をそれぞれ示す。 ＜ｂ） 本釣汗ＩＱホ肯１＼牛Ｉお囁γし六り（４（Ｊ’＆）Ｉ
對丁３書邑１ｈ１鼾テ゛−９・奎ｊ第３ 阿
る書き込みデータの例。 第４図は最近のデータ処理システムの構成例を示した図
。 第５図は従来の構成変更制御方式を説明する図。 である。 図面において、 １０は共用拡張記憶装置（ＧＳＵ Ｏ，１，又はＧＳＵ
） 。 １２はクラスタ（Ａ〜Ｄ）。 ２００〜２０ｎは第１の構成制御レジスタ（ＣＦＲ）
。 ２３はインタフェース部（Ａ〜Ｄ）。 ３０はＳＶＰ／ＳＣｉ Ａ 〜Ｄインタフェ Ｘ６Ｌ３
１は第２の構成制御レジスタ（ＧＣＦＲ） 。 ＳＴＤは書込みデータ。 ｒ’ＲＤＹは電源オン状態（パワーレディー）。 ＩＪＲＤＹは装置動作可能状態（装置レディー）。 ＣＬＥＡ〜Ｄはクラスタ（Ａ〜Ｄ）ｌ をそれぞれ示す。 ＜ｂ） 本釣汗ＩＱホ肯１＼牛Ｉお囁γし六り（４（Ｊ’＆）Ｉ
對丁３書邑１ｈ１鼾テ゛−９・奎ｊ第３ 阿
Claims (1)
- 【特許請求の範囲】 少なくとも、中央処理装置（ＣＰＵ）と、チャネル処理
装置（ＣＨＰ）と、主記憶装置（ＭＳＵ）と、記憶制御
装置（ＭＣＵ）から構成される複数個のクラスタ（１２
）と、各クラスタが共用する共用拡張記憶装置（ＧＳＵ
）（１０）とから構成される全体システム（ＧＣＭＰ）
において、 上記クラスタ（１２）内の各装置の接続情報を保持する
第１の構成制御レジスタ（ＣＦＲ）（２００〜２０ｎ）
とは独立した、該共用拡張記憶装置（ＧＳＵ）（１０）
とクラスタ（１２）間の構成制御情報を保持する第２の
構成制御レジスタ（ＧＣＦＲ）（３１）と、 該第２の構成制御レジスタ（ＧＣＦＲ）（３１）に対す
る構成制御情報の書き込みと読み出しを行う特定の命令
と、 上記第１の構成制御レジスタ（ＣＦＲ）（２００〜２０
ｎ）で、共用拡張記憶装置（ＧＳＵ）（１０）とクラス
タ（１２）間を接続状態とする場合には、第２の構成制
御レジスタ（ＧＣＦＲ）（３１）の対応するビットを同
時に接続状態とする手段（［１］）とを設け、 上記第１の構成制御レジスタ（ＣＦＲ）（２００〜２０
ｎ）で示される、クラスタ（１２）と共用拡張記憶装置
（ＧＳＵ）（１０）間の接続構成を自律的に第２の構成
制御レジスタ（ＧＣＦＲ）（３１）に反映させると共に
、上記特定の命令によって、上記第１の構成制御レジス
タ（ＣＦＲ）（２００〜２０ｎ）とは独立に、該第２の
構成制御レジスタ（ＧＣＦＲ）（３１）を制御して、上
記全体システム（ＧＣＭＰ）の構成を変更することを特
徴とする構成変更制御方式。
Priority Applications (4)
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|---|---|---|---|
| JP63041031A JPH07111713B2 (ja) | 1988-02-24 | 1988-02-24 | 構成変更制御方式 |
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| EP89301785A EP0330475B1 (en) | 1988-02-24 | 1989-02-23 | Configuration control system |
| US07/313,883 US5125081A (en) | 1988-02-24 | 1989-02-23 | Inter-configuration changing controller based upon the connection and configuration information among plurality of clusters and the global storage |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63041031A JPH07111713B2 (ja) | 1988-02-24 | 1988-02-24 | 構成変更制御方式 |
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| Publication Number | Publication Date |
|---|---|
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| JPH07111713B2 JPH07111713B2 (ja) | 1995-11-29 |
Family
ID=12597028
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|---|---|---|---|
| JP63041031A Expired - Lifetime JPH07111713B2 (ja) | 1988-02-24 | 1988-02-24 | 構成変更制御方式 |
Country Status (4)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635875A (ja) * | 1992-05-22 | 1994-02-10 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
| US6807557B1 (en) | 2000-05-31 | 2004-10-19 | International Business Machines Corporation | Method, system and program products for providing clusters of a computing environment |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0457308B1 (en) * | 1990-05-18 | 1997-01-22 | Fujitsu Limited | Data processing system having an input/output path disconnecting mechanism and method for controlling the data processing system |
| US5301344A (en) * | 1991-01-29 | 1994-04-05 | Analogic Corporation | Multibus sequential processor to perform in parallel a plurality of reconfigurable logic operations on a plurality of data sets |
| US5170472A (en) * | 1991-03-28 | 1992-12-08 | International Business Machines Corp. | Dynamically changing a system i/o configuration definition |
| FR2692701B1 (fr) * | 1992-06-18 | 1994-09-30 | Aerospatiale | Procédé de contrôle de configuration d'une installation complexe et dispositif pour la mise en Óoeuvre de ce procédé. |
| US5371852A (en) * | 1992-10-14 | 1994-12-06 | International Business Machines Corporation | Method and apparatus for making a cluster of computers appear as a single host on a network |
| US5574914A (en) * | 1993-01-04 | 1996-11-12 | Unisys Corporation | Method and apparatus for performing system resource partitioning |
| SE9300283D0 (sv) * | 1993-01-29 | 1993-01-29 | Siemens Elema Ab | Foerfarande och anordning foer elektrodoevervakning vid elektriska hjaertstimulatorer |
| JPH0793236A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | バス制御装置 |
| US6067615A (en) * | 1993-11-30 | 2000-05-23 | Trw Inc. | Reconfigurable processor for executing successive function sequences in a processor operation |
| US5717950A (en) | 1994-01-11 | 1998-02-10 | Hitachi, Ltd. | Input/output device information management system for multi-computer system |
| US5515501A (en) * | 1994-01-21 | 1996-05-07 | Unisys Corporation | Redundant maintenance architecture |
| US5603005A (en) * | 1994-12-27 | 1997-02-11 | Unisys Corporation | Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed |
| US5717942A (en) * | 1994-12-27 | 1998-02-10 | Unisys Corporation | Reset for independent partitions within a computer system |
| JPH08314846A (ja) * | 1995-05-23 | 1996-11-29 | Kofu Nippon Denki Kk | 一実装位置に多種装置接続可能な情報処理システム |
| US5666486A (en) * | 1995-06-23 | 1997-09-09 | Data General Corporation | Multiprocessor cluster membership manager framework |
| US5694615A (en) * | 1995-06-26 | 1997-12-02 | Hewlett Packard Company | Storage system having storage units interconnected to form multiple loops to provide simultaneous access from multiple hosts |
| EP0843856A1 (de) * | 1995-08-11 | 1998-05-27 | Siemens Nixdorf Informationssysteme AG | Anordnung zum anschluss peripherer speichergeräte |
| US5717853A (en) * | 1995-10-23 | 1998-02-10 | International Business Machines Corporation | Information handling system having router including first mode for configuring itself, second mode for configuring its connected devices and third mode for system operation |
| US5675768A (en) * | 1996-02-01 | 1997-10-07 | Unisys Corporation | Store software instrumentation package instruction |
| US5854896A (en) * | 1996-06-17 | 1998-12-29 | International Business Machines Corporation | System for preserving logical partitions of distributed parallel processing system after re-booting by mapping nodes to their respective sub-environments |
| US6279098B1 (en) | 1996-12-16 | 2001-08-21 | Unisys Corporation | Method of and apparatus for serial dynamic system partitioning |
| US5822766A (en) * | 1997-01-09 | 1998-10-13 | Unisys Corporation | Main memory interface for high speed data transfer |
| US5970253A (en) * | 1997-01-09 | 1999-10-19 | Unisys Corporation | Priority logic for selecting and stacking data |
| US7225320B2 (en) * | 2000-12-28 | 2007-05-29 | Koninklijke Philips Electronics N.V. | Control architecture for a high-throughput multi-processor channel decoding system |
| US7921188B2 (en) * | 2001-08-16 | 2011-04-05 | Newisys, Inc. | Computer system partitioning using data transfer routing mechanism |
| US7290054B2 (en) | 2002-04-26 | 2007-10-30 | Redback Networks Inc. | Dynamic modification of a subscriber connection |
| US7155525B2 (en) * | 2002-05-28 | 2006-12-26 | Newisys, Inc. | Transaction management in systems having multiple multi-processor clusters |
| US7281055B2 (en) * | 2002-05-28 | 2007-10-09 | Newisys, Inc. | Routing mechanisms in systems having multiple multi-processor clusters |
| US6959312B2 (en) * | 2002-05-30 | 2005-10-25 | International Business Machines Corporation | Fast provisioning of storage in a network of production computers for minimizing inter-customer delay |
| US7577755B2 (en) * | 2002-11-19 | 2009-08-18 | Newisys, Inc. | Methods and apparatus for distributing system management signals |
| US7386626B2 (en) * | 2003-06-23 | 2008-06-10 | Newisys, Inc. | Bandwidth, framing and error detection in communications between multi-processor clusters of multi-cluster computer systems |
| US7577727B2 (en) * | 2003-06-27 | 2009-08-18 | Newisys, Inc. | Dynamic multiple cluster system reconfiguration |
| US7395347B2 (en) * | 2003-08-05 | 2008-07-01 | Newisys, Inc, | Communication between and within multi-processor clusters of multi-cluster computer systems |
| US7222262B2 (en) * | 2003-08-05 | 2007-05-22 | Newisys, Inc. | Methods and devices for injecting commands in systems having multiple multi-processor clusters |
| WO2010034167A1 (zh) * | 2008-09-28 | 2010-04-01 | 北京大学深圳研究生院 | 一种集成电路的处理器结构 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2000608C3 (de) * | 1970-01-08 | 1973-07-12 | Siemens Ag | Schaltungsanordnung fuer eine Nachrichtenverarbeitungs-,insbesondere fuer eine Nachrichtenvermittlungsanlage |
| JPS5440182B2 (ja) * | 1974-02-26 | 1979-12-01 | ||
| US4030072A (en) * | 1974-12-18 | 1977-06-14 | Xerox Corporation | Computer system operation and control |
| US4014005A (en) * | 1976-01-05 | 1977-03-22 | International Business Machines Corporation | Configuration and control unit for a heterogeneous multi-system |
| US4266271A (en) * | 1978-10-10 | 1981-05-05 | Chamoff Martin E | Reconfigurable cluster of data-entry terminals |
| US4370708A (en) * | 1978-10-31 | 1983-01-25 | Honeywell Information Systems Inc. | Logic system for selectively reconfiguring an intersystem communication link |
| US4349871A (en) * | 1980-01-28 | 1982-09-14 | Digital Equipment Corporation | Duplicate tag store for cached multiprocessor system |
| US4480307A (en) * | 1982-01-04 | 1984-10-30 | Intel Corporation | Interface for use between a memory and components of a module switching apparatus |
| US4503534A (en) * | 1982-06-30 | 1985-03-05 | Intel Corporation | Apparatus for redundant operation of modules in a multiprocessing system |
| JPS59124099A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 共通記憶領域の障害復旧処理方式 |
| JPS6093563A (ja) * | 1983-10-27 | 1985-05-25 | Hitachi Ltd | バツフア記憶制御方式 |
| JPS6168646A (ja) * | 1984-09-11 | 1986-04-09 | Fujitsu Ltd | 自動本体系切替方法 |
| US4970640A (en) * | 1987-08-28 | 1990-11-13 | International Business Machines Corporation | Device initiated partial system quiescing |
-
1988
- 1988-02-24 JP JP63041031A patent/JPH07111713B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-23 US US07/313,883 patent/US5125081A/en not_active Expired - Lifetime
- 1989-02-23 EP EP89301785A patent/EP0330475B1/en not_active Expired - Lifetime
- 1989-02-23 DE DE68925046T patent/DE68925046T2/de not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0635875A (ja) * | 1992-05-22 | 1994-02-10 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
| US6807557B1 (en) | 2000-05-31 | 2004-10-19 | International Business Machines Corporation | Method, system and program products for providing clusters of a computing environment |
Also Published As
| Publication number | Publication date |
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| EP0330475A3 (en) | 1991-12-04 |
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| US5125081A (en) | 1992-06-23 |
| DE68925046T2 (de) | 1996-05-09 |
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