JPH07111713B2 - 構成変更制御方式 - Google Patents

構成変更制御方式

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JPH07111713B2
JPH07111713B2 JP63041031A JP4103188A JPH07111713B2 JP H07111713 B2 JPH07111713 B2 JP H07111713B2 JP 63041031 A JP63041031 A JP 63041031A JP 4103188 A JP4103188 A JP 4103188A JP H07111713 B2 JPH07111713 B2 JP H07111713B2
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Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 少なくとも、中央処理装置（CPU）と，チャネル処理装
置（CHP）と，主記憶装置（MSU）と，記憶制御装置（MC
U）から構成される複数個のクラスタと、各クラスタが
共用する共用拡張記憶装置（GSU）とから構成される全
体システム（GCMP）における構成変更制御方式に関し、 全体システム（GCMP）における各クラスタと共用拡張記
憶装置（GSU）間の接続構成を高速に変更することを目
的とし、 上記クラスタ内の各装置間及び該共用拡張記憶装置（GS
U）とクラスタ間の接続情報を保持する第１の構成制御
レジスタ（CFR）とは独立した、該共用拡張記憶装置（G
SU）とクラスタ間の構成制御情報を保持する第２の構成
制御レジスタ（GCFR）と、該第２の構成制御レジスタ
（GCFR）の構成制御情報の主記憶装置（MSU）への書き
込みと、主記憶装置（MSU）からの読み出しを行う特定
の命令と、上記第１の構成制御レジスタ（CFR）で、共
用拡張記憶装置（GSU）とクラスタ間を接続状態とする
場合には、第２の構成制御レジスタ（GCFR）の対応する
ビットを同時に接続状態とする接続状態設定手段とを設
け、上記接続状態設定手段に基づいて、上記第１の構成
制御レジスタ（CFR）で示されるクラスタと共用拡張記
憶装置（GSU）間の接続構成を自律的に第２の構成制御
レジスタ（GCFR）に設定すると共に、上記特定の命令に
よって、上記第１の構成制御レジスタ（CFR）とは独立
に、該第２の構成制御レジスタ（GCFR）を制御して、上
記システム（GCMP）の構成を変更することができるよう
に構成する。
〔産業上の利用分野〕
本発明は、少なくとも、中央処理装置（CPU）と，チャ
ネル処理装置（CHP）と，主記憶装置（MSU）と，記憶制
御装置（MCU）から構成される複数個のクラスタと、各
クラスタが共用する共用拡張記憶装置（GSU）とから構
成される全体システム（GCMP）における構成変更制御方
式に関する。
従来からデータ処理装置のシステム構成を構成制御レジ
スタ（CFR）で管理し、該構成制御レジスタ（CFR）の特
定ビットを‘オン',‘オフ’することで、該データ処理
装置を構成している各装置の接続，切り離し制御を行っ
ている。
この場合、従来のデータ処理装置においては、システム
規模が小さかったこと，或いは、所謂無停止システムに
対する要求が余りなかったことから、該構成制御は、そ
れ程高速でなくても良いと云う考え方があり、該データ
処理システムに元々備わっているスキャンイン・アウト
機構を用いて、サービスプロセッサ（SVP）から行うこ
とで、該構成制御の為に新たなハードウェアを追加させ
ることなく、経済性を主体とした構成制御が行われてい
た。
該構成制御レジスタ（CFR）は、上記各サービスプロセ
ッサ（SVP）とクラスタ間の図示されていないSVP/SCIイ
ンタフェース部にあり、各クラスタでのクロックとは異
なるクロックで制御される為、各クラスタでの動作を保
証する必要上、通常、該構成制御レジスタ（CFR）に対
する変更制御時には、システム全体を一時停止させる必
要があった。
然しながら、最近のデータ処理システムは、複数個のク
ラスタから構成された拡張記憶装置結合型マルチプロセ
ッサシステム（GCMP）と云った巨大システムとなる動向
にある。
このような大規模システムにおいては、１つのクラスタ
のサービスプロセッサ（SVP）から、全体システムの構
成の変更制御を行うことがあり、システム全体に対する
停止期間がより長くなる傾向になってきた。
一方、最近のオンラインシステムの普及動向に適合すべ
く無停止システムに対する要求が高まっており、該巨大
システムにおいても停止期間の無視できる高速構成変更
制御方式が必要とされるようになってきた。
〔従来の技術と発明が解決しようとする課題〕
第４図は最近のデータ処理システムの構成例を示した図
であり、第５図は従来の構成変更制御方式を説明する図
である。
第４図は最近の大型化，複雑化したシステムの例を示し
たものであり、中空処理装置（CPU0〜３），チャネル処
理装置（CHP），主記憶装置（MSU0〜１）等からなる処
理装置12,記憶制御装置（MCU）11,及び全体を制御する
サービスプロセッサ（SVP）13からなる複数個のクラス
タ（Ａ〜Ｄ）14からなり、各クラスタ（Ａ〜Ｄ）14が共
用拡張記憶装置（GSU）10を共用し、全体システム｛拡
張記憶装置結合型マルチプロセッサ）（GCMP）を構成し
ている。
このような全体システム（GCMP）においては、１つのク
ラスタ（例えば、クラスタA14）から全体のシステム構
成を変更する事象が生じることがある。
一般に、システム、例えば、クラスタ（Ａ〜Ｄ）14を構
成している各装置12と記憶制御装置（MCU）11間，及
び、該記憶制御装置（MCU）11と、共用拡張記憶装置（G
SU）10間の接続、切離しの制御は、各装置の状態表示信
号や、構成制御レジスタ（CFR）によって行われる。
ここで、該各装置の状態表示信号には、例えば、電源オ
ン信号，装置動作可能（レディー）信号がある。
クラスタA14が全体システム（GCMP）中において接続状
態であると云うのは、該クラスタA14に関する上記状態
表示信号が全て‘オン’で，且つ該クラスタA14に関す
る構成制御レジスタ（CFR）上、オンラインである状態
である。
そして、該構成制御情報は各クラスタ（Ａ〜Ｄ）14の主
記憶装置（MSU0〜１）に記憶され、該記憶された構成制
御情報を各クラスタ（Ａ〜Ｄ）14での特定のプログラム
が更新したものをサービスプロセッサ（SVP）13からの
コマンドによって主記憶装置（MSU0,1）からロードし、
第５図に示されている上記SVP/SCIインタフェース部30
内に設けられている構成制御レジスタ（CFR）200〜20n
にセットすることで構成変更制御が行われる。
この従来の構成変更制御方式を第５図によって具体的に
説明する。
（１） 構成制御情報の書き込み（ST）動作： 先ず、各クラスタ（Ａ〜Ｄ）14内の処理装置12の中の中
央処理装置（CPU）から特定命令（書き込みオーダ）を
サービスプロセッサ（SVP）13に発行して、スキャンア
ウトを指示する。
サービスプロセッサ（SVP）13からスキャンアウトコマ
ンドが発行され、構成制御レジスタ（CFR）200〜20nに
含まれる構成制御情報，及び状態表示信号（PRDY−CLE
A,URDY−CLEA）がセレクタ（SEL）21を介してスキャン
アウトされ、公知のSCIインタフェースを経由して、該
サービスプロセッサ（SVP）13内のメモリに記憶され
る。
サービスプロセッサ（SVP）13は、該構成制御レジスタ
（CFR）200〜20nの内容，及び状態表示信号から予め定
められた形式の構成制御情報を作成し、ストアコマンド
によって自身が属するクラスタ（Ａ〜Ｄ）14の主記憶装
置（MSU0〜１）に書き込む。
該ストア動作が終了すると終了（END）通知を、上記命
令を発行した中央処理装置に通知する。
該主記憶装置（MSU0〜１）に書き込まれた構成制御情報
は、中央処理装置（CPU0〜３）が実行する特定のプログ
ラムによって変更される。該変更された構成制御情報
が、次の（２）項で説明するロード（LD）動作によっ
て、上記構成制御レジスタ（CFR）200〜20nに設定され
ることにより構成の変更が行われる。
（２） 構成制御情報のロード（LD）動作： 各クラスタ（Ａ〜Ｄ）14内の処理装置12中の中央処理装
置（CPU）から特定命令（ロードオーダ）をサービスプ
ロセッサ（SVP）13に発行して、スキャンインを指示す
る。
サービスプロセッサ（SVP）13は指定された主記憶装置
（MSU0〜１）から構成制御情報をサービスプロセッサ
（SVP）13内のメモリに読み込み、スキャンインコマン
ドを発行して、各クラスタ（Ａ〜Ｄ）12の構成制御レジ
スタ（CFR）200〜20nに、各クラスタ（Ａ〜Ｄ）14が持
っている状態表示信号に合わせてセットし、該構成制御
レジスタ（CFR）200〜20nの内容を変更する。
該ロード動作が終了すると終了（END）通知を、該命令
の発行した中央処理装置（CPU0〜３）に通知する。
又、クラスタ（Ａ）14の中央処理装置（CPU）が、例え
ば、クラスタ（Ｄ）14の構成制御（上記スキャンイン動
作）を行う場合は、クラスタ（Ａ）14の中央処理装置
（CPU）が自クラスタ14内のサービスプロセッサ（SVP）
13から図示されていないルートを介して、クラスタ
（Ｄ）14のサービスプロセッサ（SVP）13に、該クラス
タ（Ｄ）14の構成制御を指示（例えば、上記スキャンイ
ン動作）することで行う。
尚、第５図において、論理積（AND）回路22は共用拡張
記憶装置（GSU）10と各クラスタ（Ａ〜Ｄ）14間のイン
タフェース（Ａ〜Ｄ）23をオンライン（ONLINE−CLE A
〜Ｄ）にする為の回路であり、例えば、クラスタA14に
ついては、構成制御レジスタ（CFR）200〜20nの対応す
るビットが‘オン’であることの他に、電源（PRDY−CL
EA），及び該クラスタA14の内部状態（URDY−CLEA）等
の状態表示信号を該論理積条件で調べて、該インタフェ
ース（Ａ）23を有効にする。
該インタフェース（Ａ〜Ｄ）23は共用拡張記憶装置（GS
U）10内の各クラスタ（Ａ〜Ｄ）12対応のインタフェー
ス回路であり、各クラスタ（Ａ〜Ｄ）14と共用拡張記憶
装置（GSU）10間の制御信号（REQ等）は、上記論理積
（AND）22の出力信号との論理積をとって有効化され
る。
又、構成制御レジスタ（CFR）200〜20nの書き替えは他
の全ての処理に優先する為、該クラスタ（Ａ〜Ｄ）14内
の各装置の状態がどのようになっていても（例えば、障
害時，クロック停止状態等）該書き替えを可能にするた
め、クラスタ（Ａ〜Ｄ）14内部の一般クロックを使用し
ない方式となっている。
上記構成制御情報の構成制御レジスタ（CFR）200〜20n
への書き込みと読み出しを、各クラスタ（Ａ〜Ｄ）14の
中央処理装置（CPU0〜３）で実行する演算命令のように
論理回路で直接行おうとすると、該構成制御レジスタ
（CFR）200〜20nの各ビット｛各クラスタ（Ａ〜Ｄ）14
内の装置12と、記憶制御装置（MCU）11間，及び、該記
憶制御装置（MCU）11と共用拡張記憶装置（GSU）10間の
接続制御ビット｝は各クラスタ（Ａ〜Ｄ）14を構成して
いる各装置に分散している為、膨大なハードウェア量を
必要とする。
この為、上記のように、従来の構成変更制御方式は、サ
ービスプロセッサ（SVP）13を介して、スキャン機構に
よるスキャンイン・アウト,SVPコマンドによる主記憶装
置（MSU0〜１）への書き込みと読み出しにより該構成制
御レジスタ（CFR）200〜20nの変更を行っていた。
従って、該従来の構成変更制御では長い処理時間を必要
とし、特に、構成制御レジスタ（CFR）200〜20nの書き
替え時には、前述のように全処理装置を一時停止状態に
するため、共用拡張記憶装置（GSU）10で結合されたマ
ルチプロセッサ（GCMP）の如き巨大システムにおいて
は、複数のサービスプロセッサ（SVP）13で上記構成変
更制御を行うことが生じる場合があり、全体システム
（GCMP）の停止期間をより長くすると云う問題があっ
た。
本発明は上記従来の欠点に鑑み、少なくとも、中央処理
装置（CPU）と，チャネル処理装置（CHP）と、主記憶装
置（MSU）と，記憶制御装置（MCU）から構成される複数
個のクラスタと、各クラスタが共用する共用拡張記憶装
置（GSU）とから構成される全体システム（GCMP）にお
ける構成変更制御方式において、該構成制御を全体シス
テム（GCMP）における各クラスタと共用拡張記憶装置
（GSU）間に限定することで、システムの接続構成を高
速に変更する構成変更制御方式を提供することを目的と
するものである。
〔課題を解決するための手段〕
第１図は本発明の構成変更制御方式の原理図である。
上記の問題点は下記の如くに構成された構成変更制御方
式によって解決される。
少なくとも、中央処理装置（CPU）と，チャネル処理装
置（CHP）と、主記憶装置（MSU）と，記憶制御装置（MC
U）から構成される複数個のクラスタ14と、各クラスタ1
4が共用する共用拡張記憶装置（GSU）10とから構成され
る全体システム（GCMP）において、 上記クラスタ14内の各装置間及び該共用拡張記憶装置
（GSU）10とクラスタ14間の接続情報を保持する第１の
構成制御レジスタ（CFR）200〜20nとは独立した、該共
用拡張記憶装置（GSU）10とクラスタ14間の構成制御情
報を保持する第２の構成制御レジスタ（GCFR）31と、 該第２の構成制御レジスタ（GCFR）31の構成制御情報の
主記憶装置（MSU）への書き込みと、主記憶装置（MSU）
からの読み出しを行う特定の命令と、 上記第１の構成制御レジスタ（CFR）200〜20nで、共用
拡張記憶装置（GSU）10とクラスタ12間を接続状態とす
る場合には、第２の構成制御レジスタ（GCFR）31の対応
するビットを同時に接続状態とする接続状態設定手段
とを設け、 上記接続状態設定手段に基づいて、上記第１の構成制
御レジスタ（CFR）200〜20nで示される、クラスタ12と
共用拡張記憶装置（GSU）10間の接続構成を自律的に第
２の構成制御レジスタ（GCFR）31に設定すると共に、上
記特定の命令によって、上記第１の構成制御レジスタ
（CFR）200〜20nとは独立に、該第２の構成制御レジス
タ（GCFR）31を制御して、上記全体システム（GCMP）の
構成を変更するように構成する。
〔作用〕
即ち、本発明によれば、少なくとも、中央処理装置（CP
U）と，チャネル処理装置（CHP）と、主記憶装置（MS
U）と，記憶制御装置（MCU）から構成される複数個のク
ラスタと、各クラスタが共用する共用拡張記憶装置（GS
U）10とから構成される全体システム（GCMP）における
構成変更制御方式において、構成変更の全ケースを高速
化することは困難であることから、上記全体システム
（GCMP）中のクラスタ及び共用拡張記憶装置（GSU）単
位の構成変更に注目し、この限定された単位での構成変
更を高速に行うようにしたものである。
一般的な高信頼性と，無停止運転が要求される全体シス
テム（GCMP）の運用形態では、複数のクラスタ（Ａ〜
Ｄ）を現用系と待機系に分け、共用拡張記憶装置（GS
U）を介した相互通信で現用系の障害を発見すると、該
現用系の切離しと、該現用系が実行していた処理を待機
系が引継ぐように機能させる。
又、２台の共用拡張記憶装置（GSU0,1）の両方に、現用
系による処理結果を書き込んでおき、一方の共用拡張記
憶装置（GSU0,又は１）が障害になった場合には、その
共用拡張記憶装置（GSU）の切離しと、他方の共用拡張
記憶装置（GSU）により処理の継続を図ることで高信頼
性のシステムが得られるようにしている。
上記無停止運転は、上記切離しと，処理の引継ぎ／継続
実行を高速化することにより、該停止期間のあったこと
が外部から感じられない（例えば、１秒以内とする）よ
うにすることで得られる。構成変更制御の高速化は、こ
の無停止運転の為に必要な手段である。
（１） そこで、クラスタ14,及び共用拡張記憶装置（G
SU）10単位での構成制御情報を、本発明の構成制御レジ
スタ（GCFR）31の主記憶装置（MSU）への書込み／主記
憶装置からの読出しを行う特定の命令｛構成制御情報の
主記憶装置への書込み命令，構成制御情報の主記憶装置
からの読出し命令｝を設ける。
（２） 上記構成制御レジスタ（GCFR）31を共用拡張記
憶装置（GSU）10内に設け、各クラスタ（Ａ〜Ｄ）14が
該共用拡張記憶装置（GSU）10に対してオンラインであ
るか否かを判断する条件｛即ち、第１図の論理積回路32
の論理条件｝に、本構成制御レジスタ（GCFR）のビット
を論理積（AND）条件で付加する。
（３） 上記構成制御情報の書込み命令では、共用拡張
記憶装置（GSU）主記憶装置（MSU）のデータ転送と同
一の制御｛但し、共用拡張記憶装置（GSU）10の読出し
データバス上には、該共用拡張記憶装置（GSU）10が保
持する構成制御情報が載せられる｝で、該書込み命令に
よって指定された主記憶装置（MSU）の領域に書込まれ
る。
又、構成制御情報の読出し命令では主記憶装置（MSU）
共用拡張記憶装置（GSU）のデータ転送と同一制御
｛但し、主記憶装置（MSU）から読出されて共用拡張記
憶装置（GSU）10へ転送されるデータバス上の内容は、
本発明の構成制御レジスタ（GCFR）31を書換える為の構
成変更データである｝で、該読出し命令によって指定さ
れた主記憶装置（MSU）の領域の内容が当該構成制御レ
ジスタ（GCFR）31にセットされる。
（４）上記構成制御レジスタ（CFR）200〜20nで、共用
拡張記憶装置（GSU）10とクラスタ12間を接続状態とす
る場合には、上記構成制御レジスタ（GCFR）31の対応す
るビットを同時に接続状態とする接続状態設定手段を
設ける。
このようにして構成制御レジスタ（GCFR）31が、通常の
ロード／ストア命令の速度で変更でき、各クラスタ（Ａ
〜Ｄ）14と共用拡張記憶装置（GSU）との間の接続制御
ができるので、各クラスタ（Ａ〜Ｄ）14での動作を停止
させることなく構成変更（障害クラスタの切離し，接続
等）を行うことができ、あるクラスタが他のクラスタの
ジョブを途中で引き継ぐ為の時間を大幅に短縮すること
ができ、該ジョブに注目すると実質的に停止期間がなか
ったように継続処理をすることができる効果がある。
但し、構成制御情報の主記憶装置への書込み命令の高速
化は必ずしも必須ではないので、構成制御情報の主記憶
装置からの読出し命令、即ち、本発明の構成制御レジス
タ（GCFR）31への設定命令の高速化のみであっても、本
願の主旨から外れるものではない。
〔実施例〕
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の構成変更制御方式の原理図であ
り、第２図は本発明の一実施例を示した図であり、
（ａ）は本発明の構成制御レジスタ（GCFR）の回路例を
示し、（ｂ）は動作タイムチャートを示しており、第３
図は本発明の構成制御レジスタ（GCFR）に対する書き込
みデータの例であり、第１図，第２図に示した第２の構
成制御レジスタ（GCFR）31と該構成制御レジスタ（GCF
R）31に対する書込み回路，と、読出し回路が本
発明を実施するのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。
以下、第１図，第２図によって本発明の構成変更制御方
式を説明する。
（１） 初期設定： 初期設定においては、時間的な問題がない為、第５図で
説明した従来方式のサービスプロセッサ（SVP）13を介
した手段で、従来の第１の構成制御レジスタ（CFR）200
〜20nへの設定で行う。
第２図の本発明の構成制御レジスタ（GCFR）31の回路例
（但し、１ビット）から明らかなように、各ビットはリ
セット優先型のフリップフロップ（FF）で構成されてい
るので、従来の第１の構成制御レジスタ（CFR）200〜20
nがリセット状態であると、当該構成制御レジスタ（GCF
R）31もリセットされるが、該第１の構成制御レジスタ
（CFR）200〜20nの特定のビットがセット（即ち、未接
続の状態から接続の状態に書換える）されると、その立
ち上がり信号αによって、本発明の第２の構成制御レジ
スタ（GCFR）31の対応ビットが同時に‘オン’となり、
該ビットに対応する共用拡張記憶装置（GSU）10とクラ
スタ（Ａ〜Ｄ）14の接続関係をオンライン（GCFR−CLEA
−ONL）化する。
この手段は、該第２の構成制御レジスタ（GCFR）31に対
する初期設定を容易化すると共に、切離されているクラ
スタ（Ａ〜Ｄ）14の判断で、サービスプロセッサ（SV
P）13を介して、自分自身で全体システム（GCMP）の中
へ組み込まれる｛該全体システム（GCMP）へ参入する｝
ことを可能にする。
（２） 一般的な構成変更： 従来の第１の構成制御レジスタ（CFR）200〜20の書換え
のみで対処可能である。
（３） 高速構成変更： システムを共用拡張記憶装置（GSU）結合型マルチプロ
セッサ（GCMP）として運用中での共用拡張記憶装置（GS
U0,1）10とクラスタ（Ａ〜Ｄ）14との接続関係は、本発
明の特定命令を用いて、第２の構成制御レジスタ（GCF
R）31を直接書換えることで行う。
この書換えは、第１図から明らかなように、オンライン
状態になっている全てのクラスタ（Ａ〜Ｄ）12からの特
定命令が指示する制御信号（CTRL/ADDR）と、構成制御
情報（STD）によって実行することができる。
オフライン状態のクラスタ（Ａ〜Ｄ）12から該高速構成
変更を行う場合は、（２）の手段で第１の構成制御レジ
スタ（CFR）200〜20nを書換えて、自分自身を全体シス
テム（GCMP）の中に組み込んだ後、上記特定の命令を発
行すれば良い。
但し、この場合、自分自身の全体システム（GCMP）への
組み込みを高速に行うことはできないが、元々オフライ
ン状態のクラスタ（Ａ〜Ｄ）14であるため問題とはなら
ない。
第３図は第２の構成制御レジスタ（GCFR）31に関する構
成制御情報の読み出し命令｛上記特定命令で、主記憶装
置（MSU0,1）からの読み出し命令｝における構成制御レ
ジスタ（GCFR）31への書込みデータ（STD）の内容を示
しており、（ａ）は構成変更データの例を示し、（ｂ）
は該書込みデータ（STD）での共用拡張記憶装置（GSU0,
1）10と各クラスタ（Ａ〜Ｄ）14との対応関係を示して
いる。
ここで、GSU0,1は共用拡張記憶装置10を示し、CLEA〜Ｄ
はクラスタ（Ａ〜Ｄ）14を示している。
該書込みデータ（STD）は、一般のデータ転送における
各クラスタ（Ａ〜Ｄ）14の主記憶装置（MSU0,1）共用
拡張記憶装置（GSU）10の書込みデータパスのデータで
あり、本発明を実施する為に設けられた上記特定命令で
は、該書込みデータ（STD）を転送して、当該第２の構
成制御レジスタ（GCFR）31に書込むように動作する。
｛第１図参照｝ 第２図（ａ）の実施例は本発明の第２の構成制御レジス
タ（GCFR）31の各ビットの論理回路である。
前述のように、当該構成制御レジスタ（GCFR）31は、例
えば、リセット優先型のフリップフロップ（FF）で構成
する。
本図（ａ）から明らかなように、第１の構成制御レジス
タ（CFR）200〜20nの対応するビットが‘オフ’から
‘オン’に変化すると、その立ち上がり微分信号αによ
って、該第２の構成制御レジスタ（GCFR）31の対応ビッ
トが‘オフ’‘オン’になる。
又、本発明の特定の構成制御情報の主記憶装置からの読
み出し命令を実行することにより、当該クラスタ（Ａ〜
Ｄ）14の主記憶装置（MSU0,1）から読み出された、構成
制御レジスタ（GCFR）31への書込みデータ（CLEA−ST
D）の内容｛第３図（ａ），（ｂ）参照｝によって、第
２図中の‘SET'/‘RST'信号が各ビット毎に生成され、
本発明の第２の構成制御レジスタ（GCFR）31を書換える
ように動作する。｛本図（ｂ）のタイムチャート参照｝ このとき、該第２の構成制御レジスタ（GCFR）31は一般
回路のクロック（CLK）に同期して変化する為、本発明
による該第２の構成制御レジスタ（GCFR）31に対する変
更処理においては、従来の第１の構成制御レジスタ（CF
R）200〜20nに対するように処理装置全体を停止状態に
する必要がない。
又、本発明の特定の構成制御情報の書込み命令｛主記憶
装置（MSU0,1）への書込み命令｝では、本発明の第２の
構成制御レジスタ（GCFR）31の内容が、共用拡張記憶装
置（GSU）10主記憶装置（MSU0,1）のデータ転送時の
データパス上に載せられて、各クラスタ（Ａ〜Ｄ）14の
主記憶装置（MSU0,1）の指定領域に書込まれる。｛第１
図参照｝ このように、本発明は、少なくとも、中央処理装置（CP
U）と，チャネル処理装置（CHP）と，主記憶装置（MS
U）と，記憶制御装置（MCU）から構成される複数個のク
ラスタと、各クラスタが共用する共用拡張記憶装置（GS
U）から構成される全体システム（GCMP）における構成
変更制御方式において、該構成制御を共用拡張記憶装置
（GSU）とクラスタ（Ａ〜Ｄ）との間の接続関係に限定
し、該接続関係を制御する第２の構成制御レジスタ（GC
FR）を共用拡張記憶装置（GSU）内に設け、該構成制御
レジスタ（GCFR）に対して、特定の書込み／読み出し命
令を設けて、通常の共用拡張記憶装置（GSU）と各クラ
スタ（Ａ〜Ｄ）のデータ転送パスを用いることで、全体
システムを停止状態にすることなく、高速に構成変更制
御ができるようにした所に特徴がある。
〔発明の効果〕
以上、詳細に説明したように、本発明の構成変更制御方
式は、少なくとも、中央処理装置（CPU）と，チャネル
処理装置（CHP）と，主記憶装置（MSU）と，記憶制御装
置（MCU）から構成される複数個のクラスタと、各クラ
スタが共用する共用拡張記憶装置（GSU）とから構成さ
れる全体システム（GCMP）における構成変更制御方式に
おいて、上記スラスタ内の各装置間及び該共用拡張記憶
装置（GSU）とクラスタ間の接続情報を保持する第１の
構成制御レジスタ（CFR）とは独立した、該共用拡張記
憶装置（GSU）とクラスタ間の構成制御情報を保持する
第２の構成制御レジスタ（GCFR）と、該第２の構成制御
レジスタ（GCFR）に対する構成制御情報の書き込みと読
み出しを行う特定の命令と、上記第１の構成制御レジス
タ（CFR）で、共用拡張記憶装置（GSU）とクラスタ間を
接続状態とする場合には、第２の構成制御レジスタ（GC
FR）の対応するビットを同時に接続状態とする手段とを
設け、上記第１の構成制御レジスタ（CFR）で示される
クラスタと共用拡張記憶装置（GSU）間の接続構成を自
律的に第２の構成制御レジスタ（GCFR）（31）に反映さ
せると共に、上記特定の命令によって、上記第１の構成
制御レジスタ（CFR）とは独立に、該第２の構成制御レ
ジスタ（GCFR）を制御して、上記システム（GCMP）の構
成を変更することができるようにしたものであるので、
該第２の構成制御レジスタ（GCFR）が、通常のロード／
ストア命令の速度で変更でき、各クラスタ（Ａ〜Ｄ）と
共用拡張記憶装置（GSU）との間の接続制御ができるの
で、各クラスタでの動作を停止させることなく構成変更
（障害クラスタの切離し，接続等）を行うことができ、
あるクラスタが他のクラスタのジョブを途中で引き継ぐ
為の時間を大幅に短縮することができ、該ジョブに注目
すると実質的に停止期間がなかったように継続処理する
ことができる効果がある。
【図面の簡単な説明】
第１図が本発明の構成変更制御方式の原理図， 第２図は本発明の一実施例を示した図， 第３図は本発明の構成制御レジスタ（GCFR）に対する書
き込みデータの例， 第４図は最近のデータ処理システムの構成例を示した
図， 第５図は従来の構成変更制御方式を説明する図， である。 図面において、 10は共用拡張記憶装置（GSU0,1,又はGSU）， 14はクラスタ（Ａ〜Ｄ）， 200〜20nは第１の構成制御レジスタ（CFR）， 23はインタフェース部（Ａ〜Ｄ）， 30はSVP/SCi A〜Ｄインタフェース部， 31は第２の構成制御レジスタ（GCFR）， STDは書込みデータ， PRDYは電源オン状態（パワーレディー）， URDYは装置動作可能状態（装置レディー）， CLEA〜Ｄはクラスタ（Ａ〜Ｄ）， をそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】少なくとも、中央処理装置と，チャネル処
    理装置と、主記憶装置と，記憶制御装置から構成される
    複数個のクラスタと、各クラスタが共用する共用拡張記
    憶装置とから構成される全体システムにおいて、 上記クラスタ内の各装置間，及び該共用拡張記憶装置と
    クラスタ間の接続情報を保持する第１の構成制御レジス
    タとは独立した、該共用拡張記憶装置とクラスタ間の構
    成制御情報を保持する第２の構成制御レジスタと、 該第２の構成制御レジスタの構成制御情報の主記憶装置
    への書き込みと、主記憶装置からの読み出しを行う特定
    の命令と、 上記第１の構成制御レジスタで、共用拡張記憶装置とク
    ラスタ間を接続状態とする場合には、第２の構成制御レ
    ジスタの対応するビットを同時に接続状態とする接続状
    態設定手段とを設け、 上記接続状態設定手段に基づいて、上記第１の構成制御
    レジスタで示される、クラスタと共用拡張記憶装置間の
    接続構成を自律的に第２の構成制御レジスタに設定する
    と共に、上記特定の命令によって、上記第１の構成制御
    レジスタとは独立に、該第２の構成制御レジスタを制御
    して、上記全体システムの構成を変更することを特徴と
    する構成変更制御方式。
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