JP3033722B2 - マルチプロセッサシステムに於けるｔｏｄ一致制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムにおけるＴＯＤ一致制御装置に関し、特にプロ
セッサに内蔵するタイマー（ＴＯＤ）の値が、複数のプ
ロセッサ間でずれないようにするための、ＴＯＤ一致制
御装置に関する。

【０００２】

【従来の技術】従来のこの種のＴＯＤ一致制御は、例え
ば特開平６−１７５９８２号公報に記載されているよう
に、複数のプロセッサ内のＴＯＤを更新する際は、マス
タープロセッサが、スレーブプロセッサに対し、該スレ
ーブプロセッサ内のカウンタのカウントアップ信号の抑
止信号を通知し、各スレーブプロセッサ内では、実行中
の命令を中止し、自プロセッサ内のカウンタのカウント
アップを抑止した後、カウンタの値をＴＯＤにロードす
るようにしている。また、スレーブプロセッサにおける
命令再開動作に関しては、マスタープロセッサがスレー
ブプロセッサに対しカウンタのカウントアップ抑止解除
信号を通知した後、各スレーブプロセッサ内において、
カウンタのカウントアップ信号抑止解除をした後、命令
実行を再開している。

【０００３】

【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムにおけるＴＯＤ一致制御方式では、
カウンタの値をＴＯＤにロードする際、プロセッサ内
で、ＨＷ的にカウンタのカウントアップ信号を抑止、解
除する機構が必要であるため、ＴＯＤ一致制御を実現す
る為だけに、プロセッサ内に余計なＨＷの作り込みが必
要になり、マルチプロセッサシステムでは、このＨＷの
作り込みにバグがあった場合、致命的であり、即時再設
計、再製造となってしまうという第１の問題点がある。

【０００４】また、スレーブプロセッサがＴＯＤ値をロ
ードする際、マスタプロセッサからの割り込みにより、
実行中の命令を一時中断するため、一つのプロセスを中
断し、再開する場合は、ＯＳの介入によりプロセスの待
避、再開の処理をしなければならず、これを多数のプロ
セッサで行う場合は、ＯＳのオーバヘッドが大きくなっ
てしまうという第２の問題点がある。この第２の問題点
は、近年ではＴＯＤの値の精度がマイクロ秒単位にまで
向上しているため、増幅され、深刻な事態に至ることも
ある。

【０００５】本発明により達成しようとする目的は、マ
ルチプロセッサシステムにおけるＴＯＤ一致制御におい
て、プロセッサ内に特別なＨＷ制御機構を持たずに、且
つＯＳのオーバーヘッドを増やさず、且つシステム全体
の命令実行性能が、プロセッサ間の干渉により落ちてし
まうことを避けることである。

【０００６】

【課題を解決するための手段】本発明の請求項１又は２
のＴＯＤ一致制御装置は、それぞれが、ソフトウェアに
よって認識される時刻を保持する時計および該時計を更
新するためのカウンタを内蔵する複数のプロセッサと、
前記カウンタをカウントアップするためのカウントアッ
プ信号を生成するカウントアップ信号生成手段と、該カ
ウントアップ信号の出力を抑止するカウントアップ信号
抑止制御手段と、 前記プロセッサと前記カウントアップ
信号生成手段および前記カウントアップ信号抑止制御手
段との間の信号の伝達が１マシンタイム以上の時間を要
する場合には、各プロセッサ群と前記カウントアップ信
号生成手段および前記カウントアップ信号抑止制御手
段、各プロセッサ群と他のプロセッサ群、並びに筐体間
を接続する各中継手段の内に前記信号を遅延させる遅延
手段とを有する。 本発明の請求項３又は４のＴＯＤ一致
制御装置は、それぞれが、ソフトウェアによって認識さ
れる時刻を保持する時計および該時計を更新するための
カウンタを内蔵する複数のプロセッサと、前記カウンタ
をカウントアップするためのカウントアップ信号を生成
するカウントアップ信号生成手段と、該カウントアップ
信号の出力を抑止するカウントアップ信号抑止制御手段
と、前記プロセッサのうちのマスタプロセッサからの要
求信号に応答して、前記カウントアップ信号の抑止また
は生成を行い、該抑止または生成が前記全てのプロセッ
サに同時に伝達できるようにする手段とを有し、 前記カ
ウントアップ信号が抑止された後、前記マスタープロセ
ッサがスレーブプロセッサに対し、前記カウンタの値か
らＴＯＤ値を読み込むためのＴＯＤロード命令の実行を
指示し、ＴＯＤロード命令の実行を終了したスレーブプ
ロセッサから前記マスタープロセッサに対してリプライ
信号を送信させ、該リプライ通信が全スレーブプロセッ
サから送信された後、前記マスタープロセッサから前記
カウンタのカウントアップ信号をスタートさせるように
したことを特徴とする。

【０００７】

【発明の実施の形態】以下に、本発明の実施例を図面を
参照して詳細に説明する。

【０００８】図１は、本発明の一実施例を示す図であ
る。筐体０系、筐体１系は、それぞれ独立して動作可能
なシステム筐体であり、図中においては、筐体０系と筐
体１系がメモリ密結合により論理的に一つのシステムと
して動作している場合の構成を示しており、それぞれ二
つのＣＰＵカードと一つの筐体間インタフェースカード
からなる。

【０００９】ＣＰＵカード０は、プロセッサ００〜０
３、ＣＰＵカード１はプロセッサ１０〜１３、ＣＰＵカ
ード２はプロセッサ２０〜２３、ＣＰＵカード３はプロ
セッサ３０〜３３の各４個のプロセッサをそれぞれ搭載
する。

【００１０】また、筐体間インタフェースカード４およ
び筐体間インタフェースカード５は、筐体０系と筐体１
系とのインタフェースを制御するプロセッサ非搭載の筐
体間インタフェース制御カードである。

【００１１】中継ＬＳＩ０４，中継ＬＳＩ１４，中継Ｌ
ＳＩ２４，中継３４は、それぞれプロセッサを搭載した
ＣＰＵカード０、１、２、３に搭載され、中継ＬＳＩ４
４，中継ＬＳＩ５４は、それぞれプロセッサを搭載しな
い筐体間インタフェースカード４、５に搭載されるが、
それらの内部構成は、図２に示す通り同一である。

【００１２】また、図１において、３００は、カウンタ
カウントアップ信号制御部であり、論理和ゲート１２
０，アンドゲート１２１，フラグ１２３およびカウント
アップ信号生成部１２４からなる。カウントアップ信号
生成部１２４は、全プロセッサに送信するカウントアッ
プ信号を生成する。論理和ゲート１２０は、中継ＬＳＩ
０４，１４，２４から送信されるカウントアップ抑止要
求信号の倫理和を出力し、フラグ１２３は、信号線１２
５を介して送信される論理和ゲート１２０の出力を１Ｔ
間保持し、出力に於いて、保持した値の反転論理値を出
力する。アンドゲート１２１は、信号線１２６を介して
送信されるフラグ１２３の出力とカウントアップ信号生
成部１２４の出力を伝える信号線１２７の値とを論理積
をとる。

【００１３】図２は、図１中に示す中継ＬＳＩ０４，１
４，２４，３４，４４および５４の内部構成を示したも
のであり、９つのフラグ４０１，４０３，４０４，４０
５，４０６，４０７，４０８，４０９，４１２と、２つ
のセレクタ４４０，４４１と、論理和ゲート４５０と、
これらの間を接続する信号線からなる。

【００１４】本中継ＬＳＩ４００は、カウントアップ信
号，カウントアップ抑止要求信号を中継するが、筐体０
系のＣＰＵカード０，１、筐体０系の筐体間インタフェ
ースカード４、筐体１系の筐体間インタフェースカード
５または筐体間１系のＣＰＵカード２，３に搭載される
かによって各信号のパスが異なる。

【００１５】すなわち、カウントアップ信号は、ＣＰＵ
カード０，１では信号線４１０→信号線４１８〜４２
１、筐体間インタフェースカード４では信号線４１０→
信号線４１３、筐体間インタフェースカード５では信号
線４２２→信号線４２４，４２５、ＣＰＵカード２，３
では信号線４１４→信号線４２４〜４２７のパスで伝搬
する。

【００１６】また、カウントアップ抑止要求信号は筐体
０系のＣＰＵカード０，１搭載のプロセッサ００等から
発行される場合は、ＣＰＵカード０，１では信号線４２
８〜４３１→信号線４３３→信号線４３７、筐体間イン
タフェースカード４では、信号線４２２→信号線４２
４、筐体間インタフェースカード５では信号線４１４→
信号線４１８〜４１９、ＣＰＵカード２，３では信号線
４２２→信号線４２４〜４２７のパスで伝搬する。

【００１７】一方、カウントアップ抑止要求信号が、筐
体１のＣＰＵカード２，３搭載のプロセッサ２０等から
発行される場合は、ＣＰＵカード２，３では信号線４２
８〜４３１→信号先４３６→信号線４３７、筐体間イン
タフェースカード５では信号線４２８→信号線４３６→
信号線４３７、筐体間インタフェースカード４では信号
先４２２→信号線４２４、ＣＰＵカード０，１では信号
線４１０→信号線４１８〜４２１のパスで伝搬する。

【００１８】４５０は、信号線４２８，４２９，４３
０，４３１の論理和をとる論理和ゲートである。４０９
は信号線４３２を介して論理和ゲート４５０の出力を１
Ｔ間受けるフラグ、４０８はフラグ４０９を１Ｔ受ける
フラグ、４０７はフラグ４０８を１Ｔ受けるフラグであ
り、中継ＬＳＩが筐体０系のＣＰＵカード０，１に搭載
されている場合に筐体０系のプロセッサ００，１０等か
ら出力されるカウントアップ抑止要求信号と、筐体１系
のプロセッサ２０，３０等から送られてくるカウントア
ップ抑止要求信号とのタイミングを合わせる為の機能を
持つ。

【００１９】４０３および４０６は、それぞれセレクタ
４４０，４４１を制御するフラグである。

【００２０】フラグ４０３は中継ＬＳＩが筐体１系の筐
体間インタフェースカード５またはＣＰＵカード２，３
に搭載された時点で、バックボードからの信号パスによ
り、自動的に論理値”１”が立つようになっており、ま
たフラグ４０６は、中継ＬＳＩが筐体０系の筐体間イン
タフェースカード４、筐体１系の筐体間インタフェース
カード５または筐体１系のＣＰＵカード２，３に搭載さ
れている場合に、自動的にバックボードからの信号線の
パスにより、論理値”１”にセットされる。

【００２１】セレクタ４４０は、フラグ４０３が”０”
のときは信号線４１５、”１”のときは４１４を選択
し、セレクタ４４１は、フラグ４０６が”０”のときは
フラグ４０７、”１”の時は信号線４３６を選択する。

【００２２】図３は、プロセッサ００をマスタとした場
合の、ＴＯＤ一致制御全体の流れを、特にプロセッサ間
通信を中心に説明したフローチャートである。図３中、
マスタプロセッサ００とスレーブプロセッサ０１〜０
３，１０〜１３，２０〜２３，３０〜３３は、論理的な
配置であり、論理的な制御関係を示すものである。

【００２３】６００は、マスタプロセッサ００が、カウ
ンタカウントアップ抑止要求信号を出力する処理を示
し、６０１は、マスタプロセッサ００がプロセッサ間通
信にてスレーブプロセッサ０１から０３等に対し、ＴＯ
Ｄロード命令を発行する処理を示す。６０１から各スレ
ーブプロセッサに引いた実線は、ＴＯＤロード命令の実
行を指示する通信イメージを示し、各スレーブプロセッ
サからマスタプロセッサに引かれた点線は、各スレーブ
プロセッサ内において、ＴＯＤロード命令が実行終了し
た旨を示す、リプライ通信のイメージを示したものであ
る。６０１で示すマスタプロセッサ００からの点線はマ
スタプロセッサ００が、各スレーブプロセッサからのリ
プライ通信を待ち合わせているイメージを示す。６０２
は、マスタプロセッサ００内での判断を示すイメージで
あり、全スレーブプロセッサからリプライが帰った場合
は、Ｙｅｓ側の処理（６０３）に移り、全プロセッサか
らリプライが帰らない場合は、Ｎｏ側の処理（６０
２）、即ち待ち合わせ続行の状態となる。６０３は、全
スレーブプロセッサからリプライが帰った場合に、マス
タプロセッサ内に於いてＴＯＤのロード命令を実行する
処理を示す。６０４は、マスタプロセッサ００が出力中
の、カウンタカウントアップ抑止要求信号を、論理信
号”１”から”０”に落とす処理を示す。

【００２４】尚、以上の通信は、既存のプロセッサ間通
信手段において、マイクロプログラム制御で行われるも
のであり、特にＨＷとして新規に作り込む必要はない。

【００２５】次に、本実施例のカウントアップ動作につ
いて、先ず説明する。

【００２６】カウントアップ信号生成部１２４は、各プ
ロセッサ００〜０３，１０〜１３，２０〜２３，３０〜
３３が有するカウンタをカウントアップさせるべくカウ
ントアップ信号を常時出力している。このカウントアッ
プ信号は、アンバゲート１２１を経て、信号線１００，
１０１，１０４によりそれぞれ中継ＬＳＩ０４，１４，
４４に出力する。

【００２７】中継ＬＳＩ０４，１４においては、図２の
信号線４１０から入力し、信号線４１８〜４２１によ
り、配下の４つのプロセッサ００〜０３，１０〜１３に
供給される。また、中継ＬＳＩ４４においては、図１の
信号線４１０から入力し、信号線４１３により、筐体間
インタフェースカード５の中継ＬＳＩ５４に供給され
る。

【００２８】筐体１系では、筐体インタフェースカード
５の中継ＬＳＩ５４においては、信号線４１４からセレ
クタ４４０を経て信号線４１８，４１９により、ＣＰＵ
カード２，３に供給される。ＣＰＵカード２，３では、
信号線４１４からセレクタ４４０を経て信号線４１８〜
４２１により配下のプロセッサ２０〜２３，３０〜３３
に供給される。

【００２９】［プロセッサ００がマスタとしてＴＯＤロ
ード命令を発行する場合の全体の流れ］次に、図３によ
り、カウントアップ信号の抑止動作およびカウントアッ
プ信号の抑止解除動作の全体の流れについて説明する。
図３では、プロセッサ００がマスター、プロセッサ０１
〜０３，１０〜１３，２０〜２３，３０〜３３がスレー
ブとした場合を想定している。

【００３０】プロセッサ００は、カウントアップ抑止要
求信号をまず出力し、次にＴＯＤロード命令を、プロセ
ッサ間通信により各スレーブプロセッサに指示する。プ
ロセッサ間通信については、マイクロプログラム制御で
あるため、全プロセッサ内のカウンタがストップするま
での時間に比べて、遥かに大きい為、ＴＯＤロード命令
の実行指示のタイミングでは、既にストップしている。

【００３１】スレーブプロセッサ０１等内においては、
実行中のプロセスが終了したタイミングで、ＴＯＤロー
ド命令を実行する。従って、プロセッサ毎にＴＯＤロー
ド命令を実行するタイミングは異なる。ＴＯＤロード命
令の実行が終了したプロセッサは、マスタプロセッサ０
０にＴＯＤ命令の実行終了を知らせるリプライ通信を返
すが、タイミングは各スレーブプロセッサ毎に異なる。
また、ＴＯＤロード命令の実行を終了したスレーブプロ
セッサは、通常の命令プロセスの実行を開始する。

【００３２】一方、マスタープロセッサ００は全てのス
レーブプロセッサからのリプライ通信が帰るまで、待機
状態にあり、全スレーブプロセッサからのリプライ通信
が帰った時点で、自プロセッサ内にてＴＯＤロード命令
を実行し、出力中のカウンタアップ抑止要求信号を論理
値”１”から論理値”０”に落とし、通常の命令プロセ
スの実行を開始する。

【００３３】［プロセッサ００がマスタとしてＴＯＤロ
ード命令を発行する場合のカウントアップ信号抑止動作
の説明］まず、プロセッサ００から、カウントアップ抑
止要求信号を中継ＬＳＩ０４に送信し（図１中の点線の
信号線、図２の信号線４２８に相当）、図２の論理和ゲ
ート４５０にて論理値”１”を出力し、フラグ４０９、
フラグ４０８、フラグ４０７により３Ｔ間持ち回りし
て、セレクタ４４１に達する。このとき、前述のように
フラグ４０６の値は”０”であるので、セレクタ４４１
は、フラグ４０７をセレクトし、信号線４３７（図１の
信号線１１０に相当）を介してカウントアップ制御部３
００に論理値”１”が送信される。

【００３４】カウントアップ制御部３００においては、
論理値”１”は論理和ゲート１２０に達し、論理和ゲー
ト１２０は論理値”１”を出力し、信号線１２５を介し
てフラグ１２３に入力する。フラグ１２３では、出力に
おいて論理が反転する為、論理値”０”を出力し、信号
線１２６を介して、アンドゲート１２１に入力する。一
方カウントアップ信号生成部１２４からは、常時カウン
トアップ信号が出力されている。従って、信号線１２６
からの論理値”０”のアンドゲート１２１への入力によ
り、アンドゲート１２１の出力は”１”から”０”へと
変化する。これに従い、図１に於ける信号線１００、１
０１、１０４も論理値”１”から”０”へと変化し、そ
れぞれＣＰＵカード０、ＣＰＵカード１、筐体間インタ
フェースカード４の中継ＬＳＩ０４，１４，４４に入力
する。

【００３５】一方、筐体１系のプロセッサ内のカウント
アップ信号抑止制御に関しては、図１に於ける信号線１
０４が”１”から”０”に変化した際、筐体０系の中継
ＬＳＩ４４内では、図２に於ける信号線４２２に相当す
るパスで入力され、フラグ４０５にて１Ｔ保持された
後、信号線４２４を介して（図１の信号線１０５に相
当）筐体１系の筐体間インタフェースカード５に搭載さ
れた中継ＬＳＩ５４に入力される。

【００３６】中継ＬＳＩ５４では、図２に於ける、信号
線４１４の信号線で入力され、前述のようにフラグ４０
３が論理値”１”であることから、セレクタ４４０にて
セレクトされ、フラグ４０４で１Ｔ保持された後、信号
線４１８，４１９を介して（図１の信号線１０２，１０
３に相当）中継ＬＳＩ２４，中継ＬＳＩ３４に入力され
る。中継ＬＳＩ２４，３４では、図２に於ける信号線４
２２に相当するパスで入力され、フラグ４０５にて１Ｔ
保持された後、信号線４２４，４２５，４２６，４２７
に相当するパスで、中継ＬＳＩ２４に於いてはプロセッ
サ２０，２１，２２，２４に、中継ＬＳＩ３４に於いて
はプロセッサ３０，３１，３２，３４に入力する。

【００３７】この結果、プロセッサ００から出力された
カウントアップ抑止要求信号により、全プロセッサ内の
カウントアップ信号が同時に論理値”０”となり、従っ
て全カウンタが同時にストップすることになる。上記の
動作は、プロセッサ００〜０３およびプロセッサ１０〜
１３のいずれのプロセッサからカウントアップ抑止要求
信号が出されても同じようにして、全カウンタが同時に
ストップすることになる。

【００３８】［プロセッサ２０がマスタとしてＴＯＤロ
ード命令を発行する場合のカウントアップ信号抑止動作
の説明］まず、プロセッサ２０から、カウントアップ抑
止要求信号を中継ＬＳＩ２４に送信し（図１中の点線の
信号線、図２の信号線４２８に相当）、図２の論理和ゲ
ート４５０にて論理値”１”を出力し、フラグ４０９で
１Ｔ間受けた後、信号線４３６を介してセレクタ４４１
に達する。このとき、前述のようにフラグ４０６は論理
値”１”を示しているので、セレクタ４４１は、フラグ
４０９の直接の出力である信号線４３６のパスをセレク
トし、信号線４３７（図１に於いては、信号線１１１に
相当）を介して論理値”１”を出力する。

【００３９】この論理”１”は信号線１１１を介して、
中継ＬＳＩ５４に入力され、このとき、図２に於ける信
号線４２８に相当するパスから入力することになる。中
継ＬＳＩ５４に於いても、中継ＬＳＩ２４に於けるのと
同様、図２に於ける信号線４２８、フラグ４０９、セレ
クタ４４１、信号線４３７（図１に於ける信号線１１
５）を経て、論理値”１”の信号が中継ＬＳＩ４４に送
信される。

【００４０】中継ＬＳＩ４４内に於いても同じく、図２
に於ける信号線４２８、フラグ４０９、セレクタ４４
１、信号線４３７（図１に於ける信号線１１４）を経
て、図１に於けるカウントアップ制御部３００の倫理和
ゲート１２０に送信される。論理和ゲート１２０の出力
は論理値”１”となり、その後のカウントアップ制御部
３００内の論理動作、アンドゲート１２１の出力が各プ
ロセッサに到達するパス、全プロセッサ内のカウンタが
どうタイミングでストップするまでの動作は、プロセッ
サ００からカウントアップ抑止要求信号が出力される場
合と同じである。

【００４１】また、カウントアップ信号の抑止解除動
作、即ちカウントアップ抑止要求信号を、マスタプロセ
ッサが論理値”１”から”０”に落とし、全カウンタが
スタートするまでの、制御順序、信号の流れるパス、タ
イミングなどは、カウンタをストップさせる場合と全く
同じである。

【００４２】

【発明の効果】本発明の第１の効果は、ＴＯＤの一致制
御をする為だけに、プロセッサ内で、ＨＷ的にカウンタ
のカウントアップ信号を抑止、解除する機構を持たなく
て済むことである。その結果、ＴＯＤ一致制御を実現す
る為だけに、プロセッサ内に余計なＨＷの作り込みが不
要になり、従来技術によるときは、マルチプロセッサシ
ステムでは、ＨＷの作り込みにバグがあった場合、致命
的であり、即時再設計、再製造となってしまい、しかも
プロセッサに使用されるテクノロジーは非常に高度であ
り、ＨＷ規模も非常に大きく再設計、再製造に要する工
数、費用は莫大なものになるが、このような問題を解消
できる。

【００４３】また、第２の効果は、スレーブプロセッサ
がＴＯＤ値をロードする際、マスタプロセッサからの割
り込みにより、実行中の命令を一時中断する必要がない
ことである。その結果、従来技術によれば、一つのプロ
セスを中断し、再開する場合は、ＯＳの介入によりプロ
セスの待避、再開の処理をしなければならず、これを多
数のプロセッサで行う場合は、ＯＳのオーバヘッドが大
きくなってしまうが、このような問題を解消できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】図１に於ける中継ＬＳＩの詳細図である。

【図３】本発明におけるＴＯＤ一致制御全体の制御の流
れを示したフローチャートである。

【符号の説明】

０ ＣＰＵカード １ ＣＰＵカード ２ ＣＰＵカード ３ ＣＰＵカード ４ 筐体間インタフェースカード ５ 筐体間インタフェースカード ００ プロセッサ ０１ プロセッサ ０２ プロセッサ ０３ プロセッサ ０４ 中継ＬＳＩ １０ プロセッサ １１ プロセッサ １２ プロセッサ １３ プロセッサ １４ 中継ＬＳＩ ２０ プロセッサ ２１ プロセッサ ２２ プロセッサ ２３ プロセッサ ２４ 中継ＬＳＩ ３０ プロセッサ ３１ プロセッサ ３２ プロセッサ ３３ プロセッサ ３４ 中継ＬＳＩ １２０ 論理和ゲート １２１ アンドゲート １２３ フラグ １２４ カウントアップ信号生成部 ４０１ フラグ ４０２ フラグ ４０３ フラグ ４０４ フラグ ４０５ フラグ ４０６ フラグ ４０７ フラグ ４０８ フラグ ４０９ フラグ ４４０ セレクタ ４４１ セレクタ ４５０ 論理和ゲート

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれが、ソフトウェアによって認識
   される時刻を保持する時計および該時計を更新するため
   のカウンタを内蔵するプロセッサからなるマルチプロセ
   ッサシステムに於けるＴＯＤ一致制御装置において、前
   記カウンタをカウントアップするためのカウントアップ
   信号を生成するカウントアップ信号生成手段と、該カウ
   ントアップ信号の出力を抑止するカウントアップ信号抑
   止制御手段とを前記プロセッサ外に一式設け、前記プロ
   セッサのうちのマスタプロセッサからの要求信号に応答
   して、前記カウントアップ信号の抑止または生成を行
   い、前記プロセッサと前記カウントアップ信号生成手段およ
   び前記カウントアップ信号抑止制御手段との間の信号伝
   達が１マシンタイム以上の時間を要する場合には、各プ
   ロセッサ群と前記カウントアップ信号生成手段および前
   記カウントアップ信号抑止制御手段、各プロセッサ群と
   他のプロセッサ群、並びに筐体間を接続する各中継手段
   の内に前記信号を遅延させる遅延手段を挿入することに
   より、前記信号が前記全てのプロセッサに同時に伝達さ
   れる ことを特徴とするＴＯＤ一致制御装置。
2. 【請求項２】 前記遅延手段は、いずれのプロセッサが
   マスタプロセッサとなった場合においても、前記同時伝
   達を実現できるのに必要な数だけ設け、当該プロセッサ
   群と前記マスタプロセッサとの相対的位置関係により選
   択することを特徴とする請求項１記載のＴＯＤ一致制御
   装置。
3. 【請求項３】 それぞれが、ソフトウェアによって認識
   される時刻を保持する時計および該時計を更新するため
   のカウンタを内蔵するプロセッサからなるマルチプロセ
   ッサシステムに於けるＴＯＤ一致制御装置において、 前記カウンタをカウントアップするためのカウントアッ
   プ信号を生成するカウントアップ信号生成手段と、該カ
   ウントアップ信号の出力を抑止するカウントアップ信号
   抑止制御手段とを前記プロセッサ外に一式設け、前記プ
   ロセッサのうちのマスタプロセッサからの要求信号に応
   答して、前記カウントアップ信号の抑止または生成を行
   い、該抑止または生成が前記全てのプロセッサに同時に
   伝達できるようにするとともに、 前記カウントアップ信号が抑止された後、前記マスター
   プロセッサがスレーブ プロセッサに対し、前記カウンタ
   の値からＴＯＤ値を読み込むためのＴＯＤロード命令の
   実行を指示し、ＴＯＤロード命令の実行を終了したスレ
   ーブプロセッサから前記マスタープロセッサに対してリ
   プライ信号を送信させ、該リプライ通信が全スレーブプ
   ロセッサから送信された後、前記マスタープロセッサか
   ら前記カウンタのカウントアップ信号をスタートさせる
   ようにしたことを特徴とする ＴＯＤ一致制御装置。
4. 【請求項４】 前記ＴＯＤロード命令の実行の指示およ
   び前記リプライ通信は、プロセッサ間通信により行うこ
   とを特徴とする請求項３記載のＴＯＤ一致制御装置。