JPS6249556A - 計算機システム構成制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 複数個の処理装置からなる複数個の処理システムと、複
数個の共有記憶装置、及び共有記憶制御装置とからなる
計算機システムにおいて、該計算機システム内に、計算
機システムを構成するシステム構成状態を設定可能とす
る第１の構成制御情報保持部（Ｓ−ＣＦＲ）と、各処理
システム（ＰＳＯ〜）が、各処理システム（ＰＳＯ〜）
毎に運転可能かどうかを示す情報を受信する運転可能情
報受信部（Ｄ−ＳＴＲ）を設けると共に、各処理システ
ム（ＰＳＯ〜）内に、該処理システム（ＰＳＯ〜）を構
成する各処理装置に対応して、各処理装置の接続状態を
設定可能とする第２の構成制御情報保持部（ＰＳＯ−Ｃ
ＦＲ〜）と、各処理装置からの電源状態情報を受信する
電源状態情報受信部（ＰＷＯ−３ＴＲ〜）を設けること
によって、該計算機システムが、ある処理システム（Ｐ
ＳＯ〜）の接続、又は切り離しを行うように構成変更を
する場合は、上記第１の構成制御情報保持部（Ｓ−ＣＦ
Ｒ）と、運転可能情報受信部（Ｄ−ＳＴＲ）の情報から
構成の変更を決定するようにし、ある処理システム（Ｐ
ＳＯ〜）が、該処理システム（ＰＳＯ〜）内のある処理
装置の接続、又は切り離しを行うように構成変更をする
場合は、上記第２の構成制御情報保持部（ＰＳＯ−ＣＦ
Ｒ〜）と、電源状態情報受信部（ＰＷＯ−５ＴＲ〜）の
情報から構成の変更を決定するようにしたものである。

〔産業上の利用分野〕

本発明は複数個の処理装置からなる複数個の処理システ
ムと、複数個の共有記憶装置、及び共有記憶制御装置と
からなる計算機システムにおける構成制御方式に関する
。

最近の計算機システムの普及に伴って、該計算機システ
ムで処理すべ、きデータ量が増大してきており、機能分
散、負荷分散の形のマルチプロセッサシステムの構築が
盛んになってきた。

このような計算機システムにおいて、マルチプロセッサ
システムを構成している各処理システム。

或いは、各処理システムを構成している各処理装置を接
続、或いは切り離す場合、従来のような−括した構成制
御方式では、該構成制御の為に該計算機システムの処理
能力を低下させたり、接続。

切り離し対象外の処理システム、或いは処理装置に影響
を与える問題があり、該マルチプロセッサシステムに適
した構成制御方式が要求されるようになってきた。

〔従来の技術〕

第６図は従来の構成制御方式を説明する図であり、本図
から明らかなように、従来方式゛においては、マルチプ
ロセッサシステムを構成する複数個の処理システム（Ｐ
ＳＯ〜）３と、各処理システム（ＰＳＯ〜）３を構成し
ている複数個の各装置（ＳＵｏ、１．Ｃ１１Ｐ０．１等
）の接続状態、運転可能状態、或いは電源投入状態・を
、例えば、共通記憶制御装置（ＣＭＣ）２の構成制御情
報保持部（Ｓ−ＣＦＲ）　２１．及び運転可能情報受信
部（Ｄ−５ＴＲ）　２２に設定し、例えば、マスク処理
装置（ＰＳＯ−Ｍ）　３が主オペレイ”ティングシステ
ム（Ｏ８）を運用することにより、一括して全体の構成
制御をおこなっていた。

〔発明が解決しようとする問題点〕

従って、従来方式においては、スレーブ側の処理システ
ム（例えば、Ｉ’５ｌ−Ｓ）内に障害が発生して、該処
理システムを切り離したい場合、上記マスク処理装置（
ＰＳＯ−Ｍ）　３が、自分の処理を一時中断して、該切
り離し処理を行う必要があり、当該計算機システムの全
体の処理効率を低下させる問題があった・ 本発明は上記従来の欠点に鑑み、構成制御の単位を、例
えば、該計算機システムを構成している処理システム（
ＰＳＯ〜）と、該処理システム＜ｐｓｏ〜）を構成して
いる処理装置毎に分割し、該分割された単位毎に構成制
御を行って、各分割単位の間では互いに干渉し合わない
ようにし、構成制御時での全体の処理能力の減少を少な
くし、且つ１つの処理システム（ＰＳＯ〜）に障害が発
生した時でも、他の処理システム（ＰＳＯ〜）の処理に
影響を与えない構成制御方式を提供することを目的とす
るものである。

〔問題点を解決する為の手段〕

第１図は本発明の一実施例を示した図であり、（ａ）は
全体の構成例であり、（ｂ）は第１の構成制御情報保持
部（Ｓ−ＣＦＲ）　２１．及び運転可能情報受信部（Ｄ
−５ＴＲ）　２２に関連した制御回路を示し、（ｃ）は
第２の構成制御情報保持部（ＰＳＯ−ＣＦＲ〜）　３２
０．及び電源状態情報受信部（ＰＷＯ−５ＴＲ〜）３２
１に関連した制御回路を示している。

本発明においては、 （１１１つ、乃至複数個の処理装置からなる処理システ
ム（ＰＳＯ〜）３を１つ、乃至複数個有し、各処理シス
テム（ＰＳＯ〜）３が共有してアクセス可能とする１つ
、乃至複数個の共有記憶装置（ＣＭＵｏ、　１）ｌ、及
び共有記憶制御装置（ＣＭＣ）　２からなる計算機シス
テムにおいて、該計算機システム内、例えば、共有記憶
制御装置（ＣＭＣ）　２内に、計算機システムを構成す
る処理システム（ＰＳＯ〜）３のシステム構成状態を設
定可能とする第１の構成制御情報保持部（Ｓ−ＣＦＲ）
　２１と、各処理システム（ＰＳＯ〜）３が、各処理シ
ステム（ＰＳＯ〜）３毎に運転可能かどうかを示す情報
を受信する運転可能情報受信部（Ｄ−５ＴＲ）　２２を
設けると共に、各処理システム（ＰＳＯ〜）３内に、該
処理システム（ＰＳＯ〜）３を構成する各処理装置に対
応して、各処理装置の接続状態を設定可能とする第２の
構成制御情報保持部（ＰＳＯ−ＣＦＲ〜）３２０と、各
処理装置からの電源状態情報を受信する電源状態情報受
信部（ＰＷＯ−５ＴＲ〜）３２１を設け、該計算機シス
テムが、ある処理システム（ＰＳＯ〜）３の接続、又は
切り離しを行うように構成変更をする場合は、上記第１
の構成制御情報保持部（Ｓ−ＣＦＲ）　２１と、運転可
能情報受信部（ロー５ＴＲ）　２２の情報から構成の変
更を決定するようにし、ある処理システム（ＰＳＯ〜）
３が、該処理システム（ＰＳＯ〜）３内のある処理装置
の接続、又は切り離しを行うように構成変更をする場合
は、上記第２の構成制御情報保持部（ＰＳＯ−ＣＦＲ〜
）３２０と、電源状態情報受信部（ＰＷＯ−ＳＴＲ−）
３２１の情報から構成の変更を決定するように構成する
。

（２）上記計算機システムにおいて、ある処理システム
＜ｐｓｏ〜）３を計算機システムに接続する場合、上記
第１の構成制御情報保持部（Ｓ−ＣＦＲ）　２１を変更
し、当該処理システム（ＰＳＯ〜）３に対する運転可能
情報受信部（Ｄ−ＳＴＲ）　２２の情報が運転可能状態
である時のみ、該計算機システムに接続することができ
るように構成する。

（３）上記計算機システムにおいて、運転可能情報は、
少なくともプログラムの実行を可能とする最小の処理シ
ステムであることを検出する手段２５を設け、該手段２
５によって得られる出力信号で、運転可能情報受信部（
Ｄ、−３ＴＲ）　２２を設定し、運転可能状態となるよ
う構成する。

（４）上記計算機システムにおいて、ある処理システム
（ＰＳＯ〜）３の各処理装置を、当該処理システム（Ｐ
ＳＯ〜）３に接続する場合、当該処理システム（ＰＳＯ
〜）３に対応する第１の構成制御情報保持部（Ｓ−ＣＦ
Ｒ）　２１からの情報が接続状態でない時には、当該処
理システム（ＰＳＯ〜）３内からの指令（３３ａ）によ
り、上記第２の構成制御情報保持部（ＰＳＯ−ＣＦＲ〜
）３２０を変更し、該情報が接続状態である時には、計
算機システムからの指令（３６ａ）によっても、対応す
る処理システム（ＰＳＯ〜）３内の、上記第２の構成制
御情報保持部（ＰＳＯ−ＣＦＲ〜）３２０を変更するよ
うに構成する。

〔作用〕

即ち、本発明によれば、複数個の処理装置からなる複数
個の処理システムと、複数個の共有記憶装置、及び共有
記憶制御装置とからなる計算機システムにおいて、該計
算機システム内に、計算機システムを構成するシステム
構成状態を設定可能とする°第１の構成制御情報保持部
（Ｓ−ＣＦＲ）と、各処理システム（ＰＳＯ〜）が、各
処理システム（ＰＳＯ〜）毎に運転可能かどうかを示す
情報を受信する運転可能情報受信部（Ｄ−ＳＴＲ）を設
けると共に、各処理システム（ＰＳＯ〜）内に、該処理
システム（ＰＳＯ〜）を構成する各処理装置に対応して
、各処理装置の接続状態を設定可能とする第２の構成制
御情報保持部（ＰＳＯ−ＣＦＲ〜）と、各処理装置から
の電源状態情報を受信する電源状態情報受信部（ＰＷＯ
−ＳＴＲ−）を設けることによって、該計算機システム
が、ある処理システム（ＰＳＯ〜）の接続、又は切り離
しを行うように構成変更をする場合は、上記第１の構成
制御情報保持部（Ｓ−ＣＦＲ）と、運転可能情報受信部
（Ｄ−３ＴＲ）の情報から構成の変更を決定するように
し、ある処理システム（ｐｓｏ〜）が、該処理システム
（ＰＳＯ〜）内のある処理装置の接続、又は切り離しを
行うように構成変更をする場合は、上記第２の構成制御
情報保持部（ＰＳＯ−ＣＦＲ〜）と、電源状態情報受信
部（ＰＷＯ−ＳＴＲ−）の情報から構成の変更を決定す
るようにしたものであるので、構成制御時の全体の処理
能力の減少を少なくし、１つの処理システム内の障害に
対しても、他の処理システムに影響しないように構成制
御ができ、更には、処理システムの切り離し等を比較的
簡単に行うことが可能となり、例えば、オンライン業務
と、バッチ業務等の負荷分散を最適条件で割り当て可能
となり、より効率の良い多重処理が実現できる効果があ
る。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、第２図は
本発明の構成制御レジスタの一例を示した図であり、第
３図は処理システムの接続、切り離しの例を示した図、
第４図、第５図は処理装置の接続、切り離しの例を示し
た図であり、全図を通して同じ符号は同じ対象物を示し
ている。

先ず、第１図において、（ａ）は本発明の全体の構成例
で、ＣＭＵｏ、　１は処理システム（ＰＳＯ〜）３が共
有してアクセス可能な共有記憶装置ｌであり、　ＣＭＣ
は共有記憶制御装置２．そして、ＰＳＯ−ＰＳ３はそれ
ぞれ上記処理システム３を示していて、これら総てを計
算機システムと呼ぶことにする。

共存記憶制御装置（以下、ＣＭＣと云う）、２上の５−
ＣＦＲは計算機システムの構成制御状態を保持する計算
機システムの構成制御情報保持部２１であり、Ｄ−ＳＴ
Ｒは各々の処理システム（ＰＳＯ〜）３の運転可能状態
を受信する運転可能情報受信部２２である。

各処理システム（ＰＳＯ〜）３内の、門Ｕ０，１．及び
ＭＳＵＯ’　、　１”は各処理システム（ＰＳＯ〜）３
内の主記憶装置であり、ＭＣＵ、　ＭＣＵ’は主記憶制
御装置、ＳＵＯ，ｌ、ＳＵＯ”、ＳＵＩ’は中央処理装
置、ＣＨＰｏ、１．及びＣＨＰＯ’　、　ＣＩＩＰＩ’
はチャネル処理装置である。

そして、上記主記憶制御装！’　（ＭＣＵ、　ＭＣＵ’
　）　３２上のＰＳＯ−ＣＦＲ，Ｐｓｉ−ＣＦＲ等は各
々処理システム（ＰＳＯ〜）３の構成制御状態を保持す
る構成制御情報保持部３２０であり、　ＰＷＯ−ＳＴＲ
，ＰＷＩ−ＳＴＲ等は各々の処理装置の電源状態を受信
する電源状態情報受信部３２１である。これらのレジス
タを総称して、構成制御レジスタと云うことにする。

ここで、当該計算機システム上（具体的には、共有記憶
装置（以下、ＣＭＵｏ、１と云う）上）には主オペレイ
ティングシステム（以下、主Ｏ５と云う）が存在してお
り、各々の処理システム上（具体的には主記憶装置（以
下、ＭＳＵｏ、１．ＭＳＵＯ”、１゛　と云う）には上
記主Ｏ３によって管理される各々のサブオペレイティン
グシステム（以下、サブＯ５と云う）が存在し、該サブ
Ｏ３の管理の基に、各処理プログラムが実行される。

第２図は、上記各構成制御レジスタの内容の−。

例を示した図であって、（１）は５−ＣＦＲとＤ−３Ｔ
Ｒの内容を示しており、（２）はＰＳＯ−ＣＦＲとＰ罰
−３ＴＲの内容を示しており、（３）はＰｓｉ−ＣＦＲ
とＰＷＩ−ＳＴＲの内容を示している。

次に、第１図（ｂ）の５−ＣＦＲ及びＤ−ＳＴＲの制御
回路と、第３図によって、計算機システムが処理システ
ム（Ｐｓｉ）　３を組み込む場合と、切り離す場合の動
作について説明する。

ａ）　Ｐｓｉを組み込む場合： 先ず、処理システム（以下、ｐｓｏ−−−−−と云う）
３の中央処理装置（以下、ｓｕｏ、入、ｓｕｊｏ、ｓｕ
ｉ゛　と云う）が、ＣＭＵｏ、　１上の上記主Ｏ８を実
行（■）して、第１図（ｂ）に示した制御回路の排他的
論理和回路（以下、ＥＯＲ回路と云う）２３を付勢する
ことにより一１Ｐｓｉ　３に対応する５−ＣＦＲ２１の
内容が変更され、ＰＳＩ３に対応するＤ−ＳＴＲ２２の
内容が、運転可能状態である（■）と、アンド回路２４
が付勢されて接続信号を出力し、該計算機システムに当
該Ｐｓｉ　３が組み込まれることになる（■）。

この時、Ｄ−ＳＴＲ２２の情報は、本制御回路のＤ−Ｓ
ＴＲ２２に対する入力論理回路２５から明らかな如く、
Ｐｓｉ　３が少なくともプログラムの実行が可能である
システム構成である時、該主Ｏ３はＰｓｉ　３のＭＳＵ
ｏ。

１上にあるサブＯ３を動作させることが可能となること
が分かる。

ｂ）　　ＰＳＯを切り離す場合： ａ）の場合と同じようにして、例えば、ＰＳ２３のＳＯ
Ｏが主ＯＳを実行して、ＰＳＯ３に対応するＳ’−ＣＦ
Ｒ２１の内容を変更（■）することにより、該ＰＳＯ３
を計算機システムから切り離すこと（■）ができる。

Ｃ）　マシンチェック等の障害により、ＰＳＯが運転可
能状態でなくなった場合： 例、えば、該ＰＳＯ３のＳＵＯ力旬ＳＵＯ上６サプＯ８
を実行して、上記主Ｏ３に該マシンチェックエラーの発
生を報告（■）する。この時、例えば、Ｐβ２３が咳主
ＯＳを実行しており、該障害を検出して、ＰＳＯ３に対
応する５−ＣＦＲ２１を書き替える（■）ことにより、
該ＰＳＯ３を切り離す（■）ことがで、きる。

次に、処理システム（ＰＳＯ〜）３が、処理装置を接続
、又は切り離す場合を第４図によって説明する。この場
合の制御回路は第１図（ｃ）に示されている。

ａ）ＰＳＩ３のように、計算機システムに接続されてい
ない処理システムにおいて、処理装置（以下ＳＵＩ　’
と云う）を組み込む場合：Ｐｓｉ　ａ内の、ｓｕｉ　’
に対応するＰＷＩ−５ＴＲ３２１の情報が電源“オン゛
の状態（■）であると、例えば、ｓｕｏ”力（ＭＳ口０
゛上のサブＯ８を実行して、書き替え指令を発行し、ア
ンド回路３３．オア回路３４を通して、ｅｏｉ回路３５
を付勢し、ＳＵＩ”に対応するＰＳＩ−ＣＦＲ３２０を
書き替える（■）ことによって、アンド回路３５を付勢
することができ、当該ＳＵＩ“をＰＳＩ３に接続（■）
することができる。

ｂ）　　ＰｓｉのＣＦＩＰＯ’　を切り離す場合：ａ）
と同じようにして、例えば、ｓｕｏ’がサブＯ８を実行
して、ＣＩＩＰＯｏに対応するＰｓｉ−ＣＦＲ３２０の
内容を変更（■）することにより切り離す（■）ことが
できる。

ｃ）　　ＰＳＩのＣＩＩＰＯ’が電源断になった場合：
マシンチェック等の障害等により、ＣＨＰＯ”の電源が
断状態（■）になると、ＣＩＩＰＯ’　に対応するＰＷ
Ｉ−５ＴＲ３２１の情報が電源゛オフ゛の状態（■）と
なり、ここで、例えば、ＳＵＯ’がサブＯ８を実行して
、ＣＨＰＯｏに対応するＰＳＩ−ＣＦＲ３２０の内容を
書き替える（■）ことにより、上記と同じ論理によって
、当該ＣＨＰ　Ｏｏを切り離す（■）ことができる。

次に、当該計算機システムに接続されているＰｃｏ２内
のＳＵ、１を接続、又は切り離す場合について、第５図
によって説明する。この場合の制御回路も第１図（ｃ）
によって示される。

ａ）　　ＰＳＯのＳＵＩを接続する場合：例えば、ＰＳ
Ｏ３のＳＵＯが主Ｏ３を実行し、書き替え指令を発行す
ると、第１図（ｃ）のアンド回路３６゜オア回路３４を
通して、ＥＯＲ回路３５が付勢され、ＳＵＩ　ニ対応す
るＰＳＯ−ＣＰＲ３２０の内容を変更する（■）ことが
できる。

この時、該ＳＵＩに対応するＰＷＩ−５ＴＲ３２１の情
報が、電源°オン゛の状態である（■）とＳＵｌは接続
される。　（■） ｂ）　　ｐｓｏのＣＩＩＰＯを切り離す場合：ａ）と同
じようにして、例えば、ＰＳＯ３のＳＵＯが主Ｏ３を実
行することにより、第１図（ｃ）のアンド回路３６．オ
ア回路３４を通して、ＦＯＲ回路３５を付勢し、ＣＩＩ
ＰＯに対応するＰＳＯ−ＣＦＲ３２０の内容を変更する
（■）ことにより切り離す（■）ことができる。

ｃ）　　ＰｓｉのＣＨＰＯが電源断になった場合：マシ
ンチェック等の障害等により、Ｃ１１Ｐ　Ｏの電源が断
状態（■）になると、ＣＨＰＯに対応するＰＷＯ−ＳＴ
Ｒ３２１の情報が電源°オフ゛の状態（■）となり、こ
こで、例えば、ＳＵＯが主Ｏ３を実行して、ＣＨＰＯに
対応するＰＳＯ−ＣＦＲ３２０の内容を書き替える（■
）ことにより、上記と同じ論理によって、当該ＣＨＰＯ
を切り離す（■）ことができる。

上記何れの場合においても、他の処理システムが主Ｏ３
を実行することによって、ＰＳＯ−ＣＦＲ３２０の内容
を変更することができるが、ＰＳＯ内のシステム構成は
ＰＳＯ−ＣＦＲ３２０とＰＷＯ−ＳＴＲ３２１によって
のみ制御されるので、他の処理システム、ひいては計算
機システム全体の処理に影響を及ぼすことなく、独立に
構成制御が可能となる。

以上、詳細に述べてきたように、本発明においては、計
算機システムの構成制御が処理の単位別に多段に構成、
つまり、計算機システムの各処理システム（ＰＳＯ〜）
３ノ構成制御は、５−ＣＦＲ２１，０−５ＴＲ２２のみ
の条件で、主ｏｓによって管理され、各処理システム（
ｒ’ｓＯ〜）３内の各処理装置の構成制御はＰＳＯ−Ｃ
ＦＲＮＰＳ３−ＣＦＲ３２０，ＰＷＯ−ＳＴＲ〜ＰＷ３
−５ＴＲ３２１の条件で、サブＯ３によって管理される
ので、各処理システム（ｐｓｏ〜）３内を構成変更する
場合、主Ｏ３を動作させることなく、各処理システム（
ＰＳＯ〜）３毎のサブＯ８のみで対処可能となる為、１
つの処理システム内の構成変更が、他の処理システムで
の処理に影響することがないと云う特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の計算機システム
構成制御方式は、複数個の処理装置からなる複数個の処
理システムと、複数個の共有記憶装置、及び共有記憶制
御装置とからなる計算機システムにおいて、該計算機シ
ステム内に、計算機システムを構成するシステム構成状
態を設定可能とする第１の構成制御情報保持部（Ｓ−Ｃ
ＦＲ）と、各処理システム（ＰＳＯ〜）が、各処理シス
テム（ＰＳＯ〜）毎に運転可能かどうかを示す情報を受
信する運転可能情報受信部（Ｄ−ＳＴＲ）を設けると共
に、各処理システム（ＰＳＯ〜）内に、該処理システム
（ＰＳＯ〜）を構成する各処理装置に対応して、各処理
装置の接続状態を設定可能とする第２の構成制御情報保
持部（ＰＳＯ−ＣＦＲ〜）と、各処理装置からの電源状
態情報を受信する電源状態情報受信部（ＰＷＯ−ＳＴＲ
−）を設けることによって、該計算機システムが、ある
処理システム（ＰＳＯ〜）の接続、又は切り離しを行う
ように構成変更をする場合は、上記第１の構成制御情報
保持部（Ｓ−ＣＦＲ’）と、運転可能情報受信部（Ｄ−
ＳＴＲ）の情報から構成の変更を決定するようにし、あ
る処理システム（ＰＳＯ〜）が、該処理システム（ＰＳ
Ｏ〜）内のある処理装置の接続、又は切り離しを行うよ
うに構成変更をする場合は、上記第２の構成制御情報保
持部（ＰＳＯ−ＣＦＲ〜）と、電源状態情報受信部（Ｐ
ＷＯ−５ＴＲ〜）の情報から構成の変更を決定するよう
にしたものであるので、構成制御時の全体の処理能力の
減少を少なくし、１つの処理システム内の障害に対して
も、他の処理システムに影響しないように構成制御がで
き、更には、処理システムの切り離し等を比較的簡単に
行うことが可能となり、例えば、オンライン業務と、バ
ッチ業務等の負荷分散を最適条件で割り当て可能となり
、より効率の良い多重処理が実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図は本発明の構成制御レジスタの内容の一例を示し
た図。 第３図は処理システムの接続、切り離しの例を示した図
。 第４図、第５図は処理装置の接続、切り離しの例を示し
た図。 第６図は従来の構成制御方式を説明する図。 である。 図面において、 １は共有記憶装置（ＣＭＵｏ、　１）　。 ２は共有記憶制御装置（ＣＭＣ）　。 ２１は第１の構成制御情報保持部（Ｓ−ＣＦＲ）　。 ２２は運転可能情報受信部（Ｄ−３ＴＲ）　。 ３は処理システム（ＰＳＯ−ＰＳ３）　。 ３１は主記憶装置（ＭＳＩＯ，ｌ、ＭＳＵＯ’、１’）
。 ３２は主記憶制御装置（ＭＣＵ、　ＭＣＵ”）。 ３２０は第２の構成制御情報保持部（Ｔ’５Ｏ−ＣＦＲ
〜）。 ３２１は電源状態情報受信部（ＰＷＯ−ＳＴＲ−）。 ■〜■は構成制御ルート。 をそれぞれ示す。 本発明・構八制ｗ′ｉストａ冬°−例２水″Ｉ″７カ　
Ｓｕ 処１倭屹１の翔グ麺。 ネ だの搏、祷 切り訛しＧ？）（：クリを′示乙な（ヨ４　削Ｊ

Claims (4)

【特許請求の範囲】
1. （１）１つ、乃至複数個の処理装置からなる処理システ
   ム（ＰＳＯ〜）（３）を１つ、乃至複数個有し、各処理
   システム（ＰＳＯ〜）（３）が共有してアクセス可能と
   する１つ、乃至複数個の共有記憶装置（ＣＭＵＯ〜）（
   １）、及び共有記憶制御装置（ＣＭＣ）（２）からなる
   計算機システムにおいて、 該計算機システム内に、計算機システムを構成する処理
   システム（ＰＳＯ〜）（３）のシステム構成状態を設定
   可能とする第１の構成制御情報保持部（Ｓ−ＣＦＲ）（
   ２１）と、各処理システム（ＰＳＯ〜）（３）が、各処
   理システム（ＰＳＯ〜）（３）毎に運転可能かどうかを
   示す情報を受信する運転可能情報受信部（Ｄ−ＳＴＲ）
   （２２）を設けると共に、 各処理システム（ＰＳＯ〜）（３）内に、該処理システ
   ム（ＰＳＯ〜）（３）を構成する各処理装置に対応して
   、各処理装置の接続状態を設定可能とする第２の構成制
   御情報保持部（ＰＳＯ−ＣＦＲ〜）（３２０）と、各処
   理装置からの電源状態情報を受信する電源状態情報受信
   部（ＰＷＯ−ＳＴＲ〜）（３２１）を設けることによっ
   て、該計算機システムが、ある処理システム（ＰＳＯ〜
   ）（３）の接続、又は切り離しを行うように構成変更を
   する場合は、上記第１の構成制御情報保持部（Ｓ−ＣＦ
   Ｒ）（２１）と、運転可能情報受信部（Ｄ−ＳＴＲ）（
   ２２）の情報から構成の変更を決定するようにし、ある
   処理システム（ＰＳＯ〜）（３）が、該処理システム（
   ＰＳＯ〜）（３）内のある処理装置の接続、又は切り離
   しを行うように構成変更をする場合は、上記第２の構成
   制御情報保持部（ＰＳＯ−ＣＦＲ〜）（３２０）と、電
   源状態情報受信部（ＰＷＯ−ＳＴＲ〜）（３２１）の情
   報から構成の変更を決定するようにしたことを特徴とす
   る計算機システム構成制御方式。
2. （２）上記計算機システムにおいて、ある処理システム
   （ＰＳＯ〜）（３）を計算機システムに接続する場合、 上記第１の構成制御情報保持部（Ｓ−ＣＦＲ）（２１）
   を変更し、当該処理システム（ＰＳＯ〜）（３）に対す
   る運転可能情報受信部（Ｄ−ＳＴＲ）（２２）の情報が
   運転可能状態である時のみ、該計算機システムに接続す
   るように制御することを特徴とする特許請求の範囲第１
   項に記載の計算機システム構成制御方式。
3. （３）上記計算機システムにおいて、運転可能情報は、 少なくともプログラムの実行を可能とする最小の処理シ
   ステムであることを検出する手段（２５）を設け、該手
   段（２５）によって得られる出力信号で運転可能状態と
   するようにしたことを特徴とする特許請求の範囲第１項
   、第２項に記載の計算機システム構成制御方式。
4. （４）上記計算機システムにおいて、ある処理システム
   （ＰＳＯ〜）（３）の各処理装置を、当該処理システム
   （ＰＳＯ〜）（３）に接続する場合、 当該処理システム（ＰＳＯ〜）（３）に対応する第１の
   構成制御情報保持部（Ｓ−ＣＦＲ）（２１）からの情報
   が接続状態でない時には、当該処理システム（ＰＳＯ〜
   ）（３）内からの指令（３３ａ）により、上記第２の構
   成制御情報保持部（ＰＳＯ−ＣＦＲ〜）（３２０）を変
   更することを可能とし、 接続状態である時には、計算機システムからの指令（３
   ６ａ）によっても、対応する処理システム（ＰＳＯ〜）
   （３）内の、上記第２の構成制御情報保持部（ＰＳＯ−
   ＣＦＲ〜）（３２１）を変更可能とするようにしたこと
   を特徴とする特許請求の範囲第１項、第２項、第３項に
   記載の計算機システム構成制御方式。