JPH04367963A - 共有記憶通信方法 - Google Patents

共有記憶通信方法

Info

Publication number
JPH04367963A
JPH04367963A JP3170548A JP17054891A JPH04367963A JP H04367963 A JPH04367963 A JP H04367963A JP 3170548 A JP3170548 A JP 3170548A JP 17054891 A JP17054891 A JP 17054891A JP H04367963 A JPH04367963 A JP H04367963A
Authority
JP
Japan
Prior art keywords
processor
shared storage
storage device
input
communication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3170548A
Other languages
English (en)
Inventor
Masahiro Kitano
北野　昌宏
Yoshitaka Ofusa
大房　義隆
Katsuya Koda
香田　克也
Keiichi Sasaki
佐々木　敬一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Microcomputer System Ltd, Hitachi Ltd filed Critical Hitachi Microcomputer System Ltd
Priority to JP3170548A priority Critical patent/JPH04367963A/ja
Priority to US07/898,688 priority patent/US5446841A/en
Publication of JPH04367963A publication Critical patent/JPH04367963A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマルチプロセッサシステ
ムにおいて、共有記憶装置を用いてプロセッサ間の通信
を行う共有記憶通信方式に関する。
【０００２】
【従来の技術】密結合マルチプロセッサにおいては、オ
ペレーティングシステムは１つであり、プロセッサ構成
はそのオペレーティングシステムが一元的に管理してお
り、またプロセッサ間の接続バスもハードウェアで固定
されている。
【０００３】一方、複数のプロセッサが各々独立のオペ
レーティングシステムで運転され、共通の記憶装置（共
有記憶装置）を介して疎結合された情報処理システムは
、例えば特開昭６４−７８３６１号公報において論じら
れているが、プロセッサ間で該共有記憶装置を経由して
、密結合マルチプロセッサでプロセッサ間通信に用いら
れているシグナルプロセッサ命令と同等の命令を用い、
プロセッサ番号を動的に変更して通信を行うことは記述
されていない。
【０００４】
【発明が解決しようとする課題】従来技術においては、
共有記憶装置を介してプロセッサ間で通信を行う場合、
プロセッサと共有記憶装置の接続パスあるいはプロセッ
サ番号をシステムを停止させずに変更することについて
配慮されておらず、システム構成等を変更すると、シス
テム全体を停止しなければならないという問題があった
。
【０００５】本発明の目的は、上記共有記憶装置を経由
してプロセッサ間通信する場合、宛先プロセッサ番号の
指定において、プロセッサと共有記憶装置の接続パスあ
るいはプロセッサ番号をシステム全体を停止させずに変
更可能とすることにある。
【０００６】さらに、本発明の他の目的は、上記共有記
憶装置を経由してプロセッサ間通信する場合、通信先プ
ロセッサが電源断やリセット等により動作不能となるこ
とを通信元プロセッサが容易に認識できるようにするこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明では、共有記憶装置の中のプロセッ
サ接続用の入出力ポートに、該ポートに接続されるプロ
セッサの番号を各プロセッサのオペレーティングシステ
ムから任意に設定できる様にしたものである。
【０００８】また、請求項２の発明では、プロセッサ番
号が正しく設定されているか否かを示す為のタグを、該
プロセッサ番号に付加したものである。
【０００９】さらに、請求項３の発明では、プロセッサ
番号が重複して設定されるのを防止する為、各プロセッ
サがプロセッサ番号を設定する際、一つずつ順番に重複
のチェックを行って設定するようにしたものである。
【００１０】
【作用】共有記憶装置は電源投入直後は、各入出力ポー
トに用意しているプロセッサ番号の値は保証されておら
ず、対応するタグはリセットされた状態となっている。 各プロセッサ上のオペレーティングシステムは、専用の
命令で共有記憶装置の入出力ポートに自分の番号を設定
する。この時、既に他の入出力ポートに設定されている
番号との重複チェックを逐次行うことにより、２つ以上
の入出力ポートに同一番号が設定されることはない。
【００１１】この後、各プロセッサ上のオペレーティン
グシステムが、他のプロセッサ上のオペレーティングシ
ステムと通信する場合、あらかじめ決められたプロトコ
ルにより互いのプロセッサ番号を認識し、そのプロセッ
サ番号を指定して通信専用の命令を発行する。さらに途
中でプロセッサの構成が変わり、共有記憶装置との接続
パスが変更された場合、再度、オペレーティングシステ
ムがプロセッサ番号を設定することにより、他のプロセ
ッサとの通信を続行することができる。
【００１２】また、プロセッサの電源断やリセット時に
、対応するプロセッサ番号のタグをリセットする。これ
により、通信元プロセッサは、通信先プロセッサが電源
断やリセット等で動作不能となることを容易に認識する
ことができる。
【００１３】
【実施例】以下、本発明の一実施例について図面により
説明する。
【００１４】図１はプロセッサ１とプロセッサ３が共有
記憶装置２に接続された実施例を示したものである。プ
ロセッサ１はインタフェース７を通して共有記憶装置２
に対する読み書きを行う。プロセッサ３は共有記憶装置
２に対し２つのインタフェース８，９を持っている。こ
れは、大形コンピュータの省力運転、並行保守などに対
する実現方式として採用されている分割運転を考慮した
ものである。即ち、プロセッサ全体を１つのオペレーテ
ィングシステム（ＯＳ）で運転している場合は、インタ
フェース８，９は共にプロセッサ３によって使用され、
図２に示すように、プロセッサ３が２つの独立したプロ
セッサ３１，３２に分割されて運転している場合は、イ
ンタフェース８，９はそれぞれのプロセッサ３１，３２
に括り付けとなる。
【００１５】図１で、プロセッサ３は一般に複数の命令
処理装置で構成され、どの命令処理装置が共有記憶装置
２に対する読み書きの命令を発行したかに依って、イン
タフェース８，９のどちらか一方が使用される。
【００１６】共有記憶装置２にはインタフェース７，８
，９ごとに入出力ポート４，５，６が有り、ここには、
それぞれ図３に示すフォーマットのポート情報１００を
格納するレジスタ１１０，１２０，１３０が用意される
。図３において、タグ１０１は当該レジスタに設定され
ているプロセッサ番号が正しいか否かを示し、プロセッ
サ番号１０２は当該入出力ポートに接続しているプロセ
ッサの番号を示す。
【００１７】以下に図１においてプロセッサ１からプロ
セッサ３へ共有記憶装置２の入出力ポート４，５を介し
て通信する際の動作を説明する。
【００１８】はじめに、共有記憶装置２の入出力ポート
４，５内のレジスタ１１０，１２０にポート情報を設定
する動作を図４の流れ図により説明する。共有記憶装置
２では、電源投入直後は、各入出力ポート４，５，６に
用意されたレジスタ１１０，１２０，１３０のプロセッ
サ番号の値は保証されておらず、対応するタグはリセッ
トされた状態となっている。
【００１９】電源投入直後のイニシャルプログラムロー
ド（ＩＰＬ）時に、プロセッサ１を運転しているＯＳは
、インタフェース７を通して入出力ポート４内のレジス
タ１１０にポート情報（タグを有効、プロセッサ番号＝
“１”）を格納する命令を発行する（ステップ４０１）
。共有記憶装置２では、プロセッサ番号＝“１”が入出
力ポート５，６で設定されていないことを確認し（ステ
ップ４０２）、指示されたポート情報（タグを有効、プ
ロセッサ番号＝“１”）を入出力ポート４内のレジスタ
１１０に格納する（ステップ４０３）。プロセッサ１で
は、共有記憶装置２でのポート情報の格納を認識して、
該ポート情報格納命令を正常終了させる（ステップ４０
４）。なお、プロセッサ１と同一のプロセッサ番号が入
出力ポート５，６に設定されていれば、プロセッサ１で
は、このポート情報格納命令を異常終了させる（ステッ
プ４０５）。同様に、プロセッサ３を運転しているＯＳ
では、インタフェース８を通して入出力ポート５内のレ
ジスタ１２０にポート情報（タグを有効、プロセッサ番
号＝“３”）を格納する命令を発行する（ステップ４０
１）。共有記憶装置２ではプロセッサ番号＝“３”が入
出力ポート４，６で設定されていないことを確認し（ス
テップ４０２）、指示されたポート情報（タグを有効、
プロセッサ番号＝“３”）を入出力ポート５内のレジス
タ１２０に格納する（ステップ４０３）。プロセッサ３
では、これを認識して該ポート情報格納命令を正常終了
させる（ステップ４０４）。また、プロセッサ３と同一
のプロセッサ番号が入出力ポート４，６に設定されてい
れば、このポート情報格納命令を異常終了させる（ステ
ップ４０５）。
【００２０】上記のポート情報設定の動作は、共有記憶
装置２内で１つずつ順番に行い、重複設定がないように
する。また、図４では省略したが、ＩＰＬ時、プロセッ
サ１，３を運転しているＯＳは、共有記憶装置２内の共
通記憶領域に、自分が共有記憶装置２に接続したことを
知らせる為に自分のプロセッサ番号を登録する。なお、
このプロセッサ番号はシステムジェネレーション時、重
複しない様あらかじめ決めておく。よって、各々のプロ
セッサのＯＳは、プロセッサ間通信を始める前、この共
通記憶領域の内容を読み出すことにより、共有記憶装置
２に接続されているプロセッサを認識することができる
。
【００２１】次に、プロセッサ１からプロセッサ３へ共
有記憶装置２の入出力ポート４，５を介して通信情報を
転送する動作を図５の流れ図により説明する。
【００２２】プロセッサ１を運転しているＯＳが、プロ
セッサ３に対し通信情報を転送するために通信先プロセ
ッサ番号＝“３”を指定した通信制御命令をインタフェ
ース７を通して共有記憶装置２に発行する（ステップ５
０１）。共有記憶装置２は、この通信制御命令を受け取
ると、入出力ポート４，５，６内のレジスタ１１０，１
２０，１３０のポート情報を検索して、レジスタ１２０
のポート情報より入出力ポート５、インタフェース８を
通してプロセッサ３に通信できることを認識し（ステッ
プ５０２）、通信情報を共有記憶装置２内の所定領域に
格納する（ステップ５０３）。これで、プロセッサ１が
発行した通信制御命令は正常終了する（ステップ５０４
）。なお、この通信制御命令の指定した通信先プロセッ
サ番号＝“３”が入出力ポート４，５，６内のレジスタ
１１０，１２０，１３０のポート情報に設定されていな
ければ、これをプロセッサ１を運転するＯＳが認識して
異常終了する（ステップ５０５）。
【００２３】共有記憶装置２では、通信情報を所定領域
に格納すると、プロセッサ３に通信制御割込み信号を発
行する（ステップ５０６）。プロセッサ３は、この通信
制御割込み信号を受け取ると（ステップ５０７）、共有
記憶装置２内の通信情報を読み出す命令を発行する（ス
テップ５０８）。共通記憶装置２は、所定領域内の通信
情報を読み出し、インタフェース８を通してプロセッサ
３に送出し（ステップ５０９）、通信制御割込み要因を
リセットする（ステップ５１０）。プロセッサ３では、
共有記憶装置２から送られた通信情報を該プロセッサ３
内の主記憶に格納し（ステップ５１１）、通信情報読出
し命令が正常終了する（ステップ５１２）。
【００２４】次に、図１に示す構成で稼動しているシス
テムが図２に示す構成に移行した場合のプロセッサ間通
信の動作について説明する。プロセッサ３は、プロセッ
サ３１，３２の分割運転に移行する際のＩＰＬ動作で、
プロセッサ３１，３２を運転するそれぞれのＯＳがイン
タフェース８，９を通して入出力ポート５，６内のレジ
スタ１２０，１３０にポート情報（それぞれ、タグを有
効、プロセッサ番号＝“３１”，“３２”）を格納し、
共有記憶装置２内の共通記憶領域に各々自分のプロセッ
サ番号を格納する。ポート情報の設定、プロセッサ番号
の認識の一連の動作は、図４と基本的に同じである。プ
ロセッサ１からプロセッサ３１への通信は、プロセッサ
１を運転しているＯＳが通信先プロセッサ番号＝“３１
”を指定した通信制御命令を発行すれば、後は図５で説
明したプロセッサ１からプロセッサ３への通信と同じ手
順で、共有記憶装置２、プロセッサ３１が動作すること
により続行される。
【００２５】次に、図１においてプロセッサ１が電源断
またはリセットされた場合の動作について説明する。プ
ロセッサ１が電源断またはリセットされると、共有記憶
装置２は、インタフェース７内の特別の信号を通して、
プロセッサ１が動作不能なことを知り、入出力ポート４
内のレジスタ１１０のポート情報のタグをリセットする
。
【００２６】本実施例によれば、共有記憶装置２を介し
て行うプロセッサ間通信が、プロセッサの構成が変更（
例えばプロセッサ３がプロセッサ３１，３２に分割）さ
れても、システム全体を停止させないで行うことが可能
となる。
【００２７】
【発明の効果】請求項１の発明によれば、疎結合マルチ
プロセッサシステムにおいて、共有記憶装置を経由して
行われるプロセッサ間通信が、システム構成等を変更し
ても、システム全体を停止することなく行うことが可能
となる。従って、逆に共有記憶装置とプロセッサとの接
続パスの変更、あるいはプロセッサ番号の変更も、シス
テム全体を停止することなく行うことが可能となる。
【００２８】また、請求項２の発明によれば、通信先プ
ロセッサが電源断、リセット等による動作不能なことを
、通信元プロセッサが容易に認識することができる。
【００２９】さらに、請求項３の発明によれば、共有記
憶装置の２つ以上の入出力ポートに同一プロセッサ番号
が設定されることを防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例のシステム構成図である。
【図２】図１のプロセッサの構成変更を説明する図であ
る。
【図３】共有記憶装置における入出力ポートのポート情
報の内容を示す図である。
【図４】ポート情報設定の処理フロー図である。
【図５】プロセッサ間通信の処理フロー図である。
【符号の説明】
１，３　　　　プロセッサ ２　　　　共有記憶装置 ４，５，６　　入出力ポート １００　　　　ポート情報 １０１　　　　タグ １０２　　　　プロセッサ番号

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　複数のプロセッサと、該複数のプロセ
    ッサで共有する記憶装置（以下、共有記憶装置と称す）
    からなる情報処理システムにおいて、共有記憶装置の各
    入出力ポートに、当該入出力ポートに接続されるプロセ
    ッサから自プロセッサ番号を設定する手段を設け、ある
    プロセッサが共有記憶装置の入出力ポートを介して他の
    プロセッサと通信を行う際、共有記憶装置の入出力ポー
    トに当該プロセッサ番号が設定されていることを確認し
    て通信を行うことを特徴とする共有記憶通信方式。
  2. 【請求項２】　　共有記憶装置の各入出力ポートに設定
    されたプロセッサ番号に対し、それぞれ設定済か否かを
    識別するタグを付加し、プロセッサの電源断やリセット
    時に、当該プロセッサに接続された入出力ポートのタグ
    をリセットすることを特徴とする請求項１記載の共有記
    憶通信方式。
  3. 【請求項３】　　各プロセッサが共有記憶装置の入出力
    ポートにプロセッサ番号を設定する際、一つずつ順番に
    、既に他の入出力ポートに同一番号が設定されているか
    否かをチェックし、設定されていれば設定処理を異常終
    了し、設定されていなければ指定されたプロセッサ番号
    を設定することを特徴とする請求項１あるいは２記載の
    共有記憶通信方式。
JP3170548A 1991-06-15 1991-06-15 共有記憶通信方法 Pending JPH04367963A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3170548A JPH04367963A (ja) 1991-06-15 1991-06-15 共有記憶通信方法
US07/898,688 US5446841A (en) 1991-06-15 1992-06-15 Multi-processor system having shared memory for storing the communication information used in communicating between processors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3170548A JPH04367963A (ja) 1991-06-15 1991-06-15 共有記憶通信方法

Publications (1)

Publication Number Publication Date
JPH04367963A true JPH04367963A (ja) 1992-12-21

Family

ID=15906925

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3170548A Pending JPH04367963A (ja) 1991-06-15 1991-06-15 共有記憶通信方法

Country Status (2)

Country Link
US (1) US5446841A (ja)
JP (1) JPH04367963A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009532782A (ja) * 2006-03-30 2009-09-10 シリコン イメージ，インコーポレイテッド マルチポート・メモリ・デバイスにおけるインターポート通信

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2977688B2 (ja) * 1992-12-18 1999-11-15 富士通株式会社 マルチプロセッシング装置、方法、及びこれらに使用するプロセッサ
US5802391A (en) * 1993-03-16 1998-09-01 Ht Research, Inc. Direct-access team/workgroup server shared by team/workgrouped computers without using a network operating system
US5717950A (en) 1994-01-11 1998-02-10 Hitachi, Ltd. Input/output device information management system for multi-computer system
JPH07281925A (ja) * 1994-04-06 1995-10-27 Fujitsu Ltd マルチプロセッサシミュレーション装置
US5666486A (en) * 1995-06-23 1997-09-09 Data General Corporation Multiprocessor cluster membership manager framework
KR0170500B1 (ko) * 1995-11-18 1999-03-30 양승택 멀티프로세서 시스템
US5805880A (en) * 1996-01-26 1998-09-08 Dell Usa, Lp Operating system independent method for avoiding operating system security for operations performed by essential utilities
US5878268A (en) * 1996-07-01 1999-03-02 Sun Microsystems, Inc. Multiprocessing system configured to store coherency state within multiple subnodes of a processing node
JPH10232788A (ja) * 1996-12-17 1998-09-02 Fujitsu Ltd 信号処理装置及びソフトウェア
US6615279B1 (en) * 1997-01-29 2003-09-02 Iq Systems Central and distributed script servers in an object oriented processor array
US5924116A (en) * 1997-04-02 1999-07-13 International Business Machines Corporation Collaborative caching of a requested object by a lower level node as a function of the caching status of the object at a higher level node
US6314501B1 (en) 1998-07-23 2001-11-06 Unisys Corporation Computer system and method for operating multiple operating systems in different partitions of the computer system and for allowing the different partitions to communicate with one another through shared memory
US6434594B1 (en) * 1999-03-09 2002-08-13 Talk2 Technology, Inc. Virtual processing network enabler
US6295571B1 (en) 1999-03-19 2001-09-25 Times N Systems, Inc. Shared memory apparatus and method for multiprocessor systems
US6385603B1 (en) 1999-06-14 2002-05-07 International Business Machines Corporation Joined table expression optimization by query transformation
US6779016B1 (en) * 1999-08-23 2004-08-17 Terraspring, Inc. Extensible computing system
US20020073241A1 (en) * 2000-08-24 2002-06-13 Spx Corporation Global signaling memory
US6874014B2 (en) * 2001-05-29 2005-03-29 Hewlett-Packard Development Company, L.P. Chip multiprocessor with multiple operating systems
US6925512B2 (en) * 2001-10-15 2005-08-02 Intel Corporation Communication between two embedded processors
US7171509B2 (en) * 2002-01-09 2007-01-30 International Business Machines Corporation Method and apparatus for host messaging unit for Peripheral Component Interconnect busmaster devices
US7185341B2 (en) * 2002-03-28 2007-02-27 International Business Machines Corporation System and method for sharing PCI bus devices
US7124211B2 (en) * 2002-10-23 2006-10-17 Src Computers, Inc. System and method for explicit communication of messages between processes running on different nodes in a clustered multiprocessor system
US7181744B2 (en) * 2002-10-24 2007-02-20 International Business Machines Corporation System and method for transferring data between virtual machines or other computer entities
JP2004171209A (ja) * 2002-11-19 2004-06-17 Matsushita Electric Ind Co Ltd 共有メモリデータ転送装置
JP4012517B2 (ja) * 2003-04-29 2007-11-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 仮想計算機環境におけるロックの管理
JP4100256B2 (ja) * 2003-05-29 2008-06-11 株式会社日立製作所 通信方法および情報処理装置
KR20050023699A (ko) * 2003-09-02 2005-03-10 삼성전자주식회사 복수의 ｃｐｕ 시스템에서 디바이스를 공유하는 방법 및장치
CN1331070C (zh) * 2004-02-21 2007-08-08 华为技术有限公司 数据通信的方法及设备
US8431165B2 (en) * 2004-12-13 2013-04-30 Swing Aerobics Licensing, Inc. Medicament for treatment of cancer and other diseases
US8092839B2 (en) * 2004-12-13 2012-01-10 Swing Aerobics Licensing, Inc. Medicament for treatment of cancer and other diseases
US7849362B2 (en) * 2005-12-09 2010-12-07 International Business Machines Corporation Method and system of coherent design verification of inter-cluster interactions
US7831778B2 (en) * 2006-03-30 2010-11-09 Silicon Image, Inc. Shared nonvolatile memory architecture
US20080229062A1 (en) * 2007-03-12 2008-09-18 Lorenzo Di Gregorio Method of sharing registers in a processor and processor
WO2012014285A1 (ja) * 2010-07-27 2012-02-02 富士通株式会社 割込制御方法、マルチコアプロセッサシステム、および割込制御プログラム
KR101660055B1 (ko) * 2011-06-08 2016-09-26 엘에스산전 주식회사 데이터 비교 장치
KR101477017B1 (ko) * 2013-03-29 2014-12-29 주식회사 알티베이스 공유메모리 내의 인덱스 운용 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315334A (ja) * 1986-07-07 1988-01-22 Hitachi Ltd 並列処理装置
JPH0329049A (ja) * 1989-06-27 1991-02-07 Nec Corp マルチプロセッサシステム
JPH0358152A (ja) * 1989-07-26 1991-03-13 Nec Corp マルチプロセッサシステム

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3346851A (en) * 1964-07-08 1967-10-10 Control Data Corp Simultaneous multiprocessing computer system
US3593300A (en) * 1967-11-13 1971-07-13 Ibm Arrangement for automatically selecting units for task executions in data processing systems
US4181937A (en) * 1976-11-10 1980-01-01 Fujitsu Limited Data processing system having an intermediate buffer memory
US4240143A (en) * 1978-12-22 1980-12-16 Burroughs Corporation Hierarchical multi-processor network for memory sharing
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
US4608631A (en) * 1982-09-03 1986-08-26 Sequoia Systems, Inc. Modular computer system
JPS6054052A (ja) * 1983-09-02 1985-03-28 Nec Corp 処理継続方式
US4564903A (en) * 1983-10-05 1986-01-14 International Business Machines Corporation Partitioned multiprocessor programming system
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
EP0162670B1 (en) * 1984-05-19 1991-01-02 British Aerospace Public Limited Company Industrial processing and manufacturing systems
US5142683A (en) * 1987-03-09 1992-08-25 Unisys Corporation Intercomputer communication control apparatus and method
US5201040A (en) * 1987-06-22 1993-04-06 Hitachi, Ltd. Multiprocessor system having subsystems which are loosely coupled through a random access storage and which each include a tightly coupled multiprocessor
US4937825A (en) * 1988-06-15 1990-06-26 International Business Machines Method and apparatus for diagnosing problems in data communication networks
US5276440A (en) * 1989-02-16 1994-01-04 International Business Machines Corporation Network device information exchange
US5185872A (en) * 1990-02-28 1993-02-09 Intel Corporation System for executing different cycle instructions by selectively bypassing scoreboard register and canceling the execution of conditionally issued instruction if needed resources are busy

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315334A (ja) * 1986-07-07 1988-01-22 Hitachi Ltd 並列処理装置
JPH0329049A (ja) * 1989-06-27 1991-02-07 Nec Corp マルチプロセッサシステム
JPH0358152A (ja) * 1989-07-26 1991-03-13 Nec Corp マルチプロセッサシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009532782A (ja) * 2006-03-30 2009-09-10 シリコン イメージ，インコーポレイテッド マルチポート・メモリ・デバイスにおけるインターポート通信

Also Published As

Publication number Publication date
US5446841A (en) 1995-08-29

Similar Documents

Publication Publication Date Title
JPH04367963A (ja) 共有記憶通信方法
JP2829091B2 (ja) データ処理システム
JPH07111713B2 (ja) 構成変更制御方式
JPH01109466A (ja) コプロセッサの並行動作制御方式
JPH02500692A (ja) マルチプロセッサコンピュータにおける演算要素の統合
JPH05342171A (ja) 共有記憶通信方式
JPH0687221B2 (ja) 情報処理装置
JP2003330871A (ja) データ転送装置
JPH02194446A (ja) 二重化情報処理システムにおけるモジュール修復方法
JP2687716B2 (ja) 情報処理装置
JP2562474B2 (ja) マルチｃｐｕシステムのアダプタ及びその制御方法
JP3127737B2 (ja) ディジタル信号処理装置
JPS6343771B2 (ja)
JPH07248927A (ja) 入出力エミュレーション回路およびデータチェック回路
JP2785855B2 (ja) 情報処理装置
JP2000298585A (ja) Ｒｏｍ書換えシステム及びｒｏｍ書換え方法
JPH1027153A (ja) バス転送装置
JPH0481934A (ja) 情報処理装置
JPH0460750A (ja) クラスタ停止装置
JPS6370360A (ja) 入出力制御方式
JPH03269752A (ja) 情報処理システム及びそれに使用される入出力制御装置
JPH01248207A (ja) 数値制御装置
JPH0916526A (ja) データ処理システム
JPS62194545A (ja) デ−タフロ−型計算機のプログラム書換装置
JPH0346053A (ja) 複プロセッサ間制御方式

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19961015