JPS6370360A - 入出力制御方式 - Google Patents
入出力制御方式Info
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- JPS6370360A JPS6370360A JP21410786A JP21410786A JPS6370360A JP S6370360 A JPS6370360 A JP S6370360A JP 21410786 A JP21410786 A JP 21410786A JP 21410786 A JP21410786 A JP 21410786A JP S6370360 A JPS6370360 A JP S6370360A
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- Japan
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- cpu
- control device
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 238000007726 management method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入出力制御方式であって、中央制御装置が入出力制御装
置へコマンドを送出した場合に該入出力制御装置がコマ
ンドを現在実行中であるならば動作中である旨を表示す
るステータス信号に基いて上記中央制御装置に割込もう
とするものである。
置へコマンドを送出した場合に該入出力制御装置がコマ
ンドを現在実行中であるならば動作中である旨を表示す
るステータス信号に基いて上記中央制御装置に割込もう
とするものである。
本発明は、第４図に示すように、共通バスＢを介して中
央制御装置ＣＣ１主記憶装置ＭＭと入出力装置１０を制
御する入出力制御装置ＩＯＣが相互接続されたデータ処
理システムに適用されるものである。
央制御装置ＣＣ１主記憶装置ＭＭと入出力装置１０を制
御する入出力制御装置ＩＯＣが相互接続されたデータ処
理システムに適用されるものである。
かかるデータ処理システムにおいては、中央制御装置Ｃ
ＰＵから入出力制御装置ＩＯＣへコマンドを送出した後
は、専らこのＩＯＣがその入出力装置１０を制御する。
ＰＵから入出力制御装置ＩＯＣへコマンドを送出した後
は、専らこのＩＯＣがその入出力装置１０を制御する。
本発明は、この入出力制御装置１０Ｃを用いた制御方式
に関する。
に関する。
〔従来の技術及び発明が解決しようとする問題点〕第４
図で説明したデータ処理システムではｃｃからのコマン
ドによりＩＯＣがそれを実行して入出力動作を行い、そ
の動作が終了するとＩＯＣからＣＣに対し割込みをして
Ｂ’ｉ ＣＣ内で動いているプログラムに動作の終了報
告をする。
図で説明したデータ処理システムではｃｃからのコマン
ドによりＩＯＣがそれを実行して入出力動作を行い、そ
の動作が終了するとＩＯＣからＣＣに対し割込みをして
Ｂ’ｉ ＣＣ内で動いているプログラムに動作の終了報
告をする。
そして、このプログラム実行中においては、主記憶装置
ＭＭ （第４図）に設けた入出力制御管理テーブルの動
作中表示又は入出力制御装置ＩＯＣ内のデバイスステー
タスレジスタの動作中表示を参照することにより、これ
ら表示がオンであれば、再度ＣＣからはコマンドの起動
がかからないようになっている。
ＭＭ （第４図）に設けた入出力制御管理テーブルの動
作中表示又は入出力制御装置ＩＯＣ内のデバイスステー
タスレジスタの動作中表示を参照することにより、これ
ら表示がオンであれば、再度ＣＣからはコマンドの起動
がかからないようになっている。
つまり、■０のどれが現在コマンドを実行中であるかが
わかっているので、この実行中のＩＯに対し再度コマン
ドを起動することはあり得ない。
わかっているので、この実行中のＩＯに対し再度コマン
ドを起動することはあり得ない。
しかし、プログラムの開発段階ではまだデバッグが行わ
れていないため、従来は、どれかのＩＯが動作している
のにもかかわらずこの同じＩＯに対しコマンド起動が行
われると言う問題点があった。
れていないため、従来は、どれかのＩＯが動作している
のにもかかわらずこの同じＩＯに対しコマンド起動が行
われると言う問題点があった。
例えば、上記管理テーブルやレジスタに表示フラグを立
てるという処理がまだできていないような場合に、この
ような問題がしばしば起こる。
てるという処理がまだできていないような場合に、この
ような問題がしばしば起こる。
本発明の目的は、プログラムの開発段階において現在実
行中の入出力装置に再度起動をかけられた場合であって
も中央制御装置へ割込みをかけることにより二重起動を
防止することとプログラムバグの存在を発見することに
ある。
行中の入出力装置に再度起動をかけられた場合であって
も中央制御装置へ割込みをかけることにより二重起動を
防止することとプログラムバグの存在を発見することに
ある。
そのための手段は、第１図に示すように、中央制御装置
から入出力制御装置へコマンド起動がされると入出力制
御装置が入出力動作を開始し、該入出力動作が終了した
場合に入出力装置から中央制御装置へ割込みをかけるよ
うにした入出力制御方式において、 上記入出力制御装置１を構成する主制御部１３内にコマ
ンド実行中を表示する手段を設け、該手段がコマンド実
行中を表示している場合に中央制御装置２からコマンド
が起動されたときには、入出力制御装置１を構成するＣ
Ｃインタフェース制御部１１内のディバイスステータス
レジスタ１１１の動作中ビットをオンすることにより、
入出力制御装置１から中央制御装置２へ割込みをかける
ようにした。
から入出力制御装置へコマンド起動がされると入出力制
御装置が入出力動作を開始し、該入出力動作が終了した
場合に入出力装置から中央制御装置へ割込みをかけるよ
うにした入出力制御方式において、 上記入出力制御装置１を構成する主制御部１３内にコマ
ンド実行中を表示する手段を設け、該手段がコマンド実
行中を表示している場合に中央制御装置２からコマンド
が起動されたときには、入出力制御装置１を構成するＣ
Ｃインタフェース制御部１１内のディバイスステータス
レジスタ１１１の動作中ビットをオンすることにより、
入出力制御装置１から中央制御装置２へ割込みをかける
ようにした。
上記のとおり、本発明によれば、入出力制御装置が現在
コマンド実行中に再度起動をかけられた場合はデバイス
ステータスレジスタの動作中ビットをオンすることによ
り入出力制御装置から中央制御装置へ割込みをかけるこ
とができる。
コマンド実行中に再度起動をかけられた場合はデバイス
ステータスレジスタの動作中ビットをオンすることによ
り入出力制御装置から中央制御装置へ割込みをかけるこ
とができる。
従って、たとえ中央制御装置内のプログラムがデバッグ
不充分であっても二重起動という誤動作は生じなくなっ
た。又プログラムバグの発見が容易になった。
不充分であっても二重起動という誤動作は生じなくなっ
た。又プログラムバグの発見が容易になった。
以下、本発明を、実施例により添付図面を参照して説明
する。
する。
第２図は本発明の実施例を示す図であって、ＣＣインタ
フェース制御部１１ （第１図）の構成図である。
フェース制御部１１ （第１図）の構成図である。
このＣＣインタフェース制’＜’ＢＢｉ１２ＣＣ２から
のコマンドを受けつけると共にＣＣ２に対し割込みをか
けるいわばＣＣ２に対するインタフェース機能を有する
。
のコマンドを受けつけると共にＣＣ２に対し割込みをか
けるいわばＣＣ２に対するインタフェース機能を有する
。
入出力制御装置１は、このＣＣインタフェース制御部１
１の他に、主記憶装置ＭＭと入出力■○（第４図）間の
データの授受をＣＣの介在なしに直接に行うＤＭＡ転送
制御部１２．８ビツトのマイコン及びデータバッファ用
のＲＡＭ等を有する主制御部１３、パソコンやホストコ
ンピュータ等の１０間を調歩同期で接続する回線インタ
フェース部１４から構成され、これらはバス１５で相互
接続されている。
１の他に、主記憶装置ＭＭと入出力■○（第４図）間の
データの授受をＣＣの介在なしに直接に行うＤＭＡ転送
制御部１２．８ビツトのマイコン及びデータバッファ用
のＲＡＭ等を有する主制御部１３、パソコンやホストコ
ンピュータ等の１０間を調歩同期で接続する回線インタ
フェース部１４から構成され、これらはバス１５で相互
接続されている。
第２図のＣＣインタフェース制御部は、その内部にデバ
イスステータスレジスタ１１１を具備し、該レジスタは
、第３図に示すように、ＳＴＩとＳｒ１の２つのレジス
タから構成されている。このうちＳＴＩは、ＣＣインタ
フェース制御部１１を構成する２つのＬＳＩであるＰＰ
Ｉ 、 ＰＰＡとは別個に設けられ（第２図）、該当す
る■０の代表的な状態を示す。一方ＳＴ２は、ＰＩＡの
中に設けられ（第２図）その詳細な状態を示すものであ
る。
イスステータスレジスタ１１１を具備し、該レジスタは
、第３図に示すように、ＳＴＩとＳｒ１の２つのレジス
タから構成されている。このうちＳＴＩは、ＣＣインタ
フェース制御部１１を構成する２つのＬＳＩであるＰＰ
Ｉ 、 ＰＰＡとは別個に設けられ（第２図）、該当す
る■０の代表的な状態を示す。一方ＳＴ２は、ＰＩＡの
中に設けられ（第２図）その詳細な状態を示すものであ
る。
先ず、本発明の詳細な説明する前に、その前提となって
いるＣＣインタフェース制御部１１の通常の動作を説明
する。
いるＣＣインタフェース制御部１１の通常の動作を説明
する。
ＣＣインタフェース制御部１１は２つのＬＳＩであるＰ
ＰＩ 、ｌ！：ＰＩＡとから構成されており、各ＬＳＩ
の英字はポート名称を示している。
ＰＩ 、ｌ！：ＰＩＡとから構成されており、各ＬＳＩ
の英字はポート名称を示している。
ＣＣ２が、コマンドＰＰＩのボートＤＯ〜７に入力する
とＰＡＯ〜７のＡボートから出力される（■）。
とＰＡＯ〜７のＡボートから出力される（■）。
このコマンドは、ＰＩＡから（■）主制御部１３のＭＰ
Ｕにより解析され実行に移される。
Ｕにより解析され実行に移される。
この間の各動作は、コマンド読取要求信号、コマンド受
付信号、ＩＲＱ割込信号に基いて、行われる。入出力動
作が終了すると、デバイスステータスレジスタのうちＳ
ＴＩのＩＮＴビフトを「１」にしてＰＰＩのＣボートに
書き込むと共に、Ｓｒ１のＡＴＴから■、Ｎｌまでのい
ずれかのビットを立てＰＰＩのＢポートに書き込む。
付信号、ＩＲＱ割込信号に基いて、行われる。入出力動
作が終了すると、デバイスステータスレジスタのうちＳ
ＴＩのＩＮＴビフトを「１」にしてＰＰＩのＣボートに
書き込むと共に、Ｓｒ１のＡＴＴから■、Ｎｌまでのい
ずれかのビットを立てＰＰＩのＢポートに書き込む。
上記ＳＴＩのＩＮＴは割込原因（０＝割込無、１＝割込
有） 、ＢＵＳＹは動作中表示、をそれぞれ意味する。
有） 、ＢＵＳＹは動作中表示、をそれぞれ意味する。
またＳｒ１の各ビットは次の意味がある。
ＡＴＴ ニアテンション
回線からのメツセージを受信した時。
ＲＥＱ：リクエスト
回線からのリクエスト（Ｂｅｌ コード）を受信した時
。
。
ＤＭＡ ： ＤＭＡ完了
ＤＭＡ転送が完了した時。
Ｄ Ｍ Ｅ ： Ｄ Ｍ Ａ転送エラーＤＭＡ転送中に
ＭＭのダブルビー／ ）エラー、ＭＭソノ−ンサ−が発
生した時。
ＭＭのダブルビー／ ）エラー、ＭＭソノ−ンサ−が発
生した時。
ＤＣＣの転送制御部ＲＵＳＹスタック。
ＰＭＥ ニブログラムエラ一
本体からイリーガルコマンド、イリー
ガルメソセージを受信した時。
Ｌ Ｎ Ｅ ：回線エラー
回線のハードエラーと手順誤りを検出
した時。
ＬＮＩ 、 ＬＮＯ：回線番号
（ＮＬＩ 、 ＬＮＯ）
（０，０）＝Ｏ回線
（０，１）＝１回線
（１，０）＝２回線
（１，１）＝３回線
同時に、ＰＩＡのＣＢ２からＰＰＩのＳＴＢに割込要求
信号が、それに伴ってＰＰＩのｌＮＴＲからバス３を介
してＣＣ２へＩＲＱ割込信号が、それぞれ送出される。
信号が、それに伴ってＰＰＩのｌＮＴＲからバス３を介
してＣＣ２へＩＲＱ割込信号が、それぞれ送出される。
するとＣＣ２は、ＰＰＩのＣポートとＢポートを読むこ
とにより、先ずＳＴＩのＢＵＳＹがオフになっているこ
とから動作終了を、またＳｒ１の各ビットからその詳細
を、それぞれ知る。
とにより、先ずＳＴＩのＢＵＳＹがオフになっているこ
とから動作終了を、またＳｒ１の各ビットからその詳細
を、それぞれ知る。
このような動作を前提に本発明の詳細な説明する。今、
主制御部１３内に設けたコマンド実行中の手段がオンし
ている場合に、中央制御装置２からコマンドが起動され
ると、該コマンドはＰＰＩのＡボートにセットされると
共にＰＰＩからＰＩＡヘコマンド読取要求信号が来る。
主制御部１３内に設けたコマンド実行中の手段がオンし
ている場合に、中央制御装置２からコマンドが起動され
ると、該コマンドはＰＰＩのＡボートにセットされると
共にＰＰＩからＰＩＡヘコマンド読取要求信号が来る。
主制御部１３はこの要求信号に基いてＡボートにセット
されたコマンドを読み主制御部１３内のコマンド実行中
表示を見る。現在実行中であるため、このコマンド実行
中表示はオンになっているので、主制御部１３はＳＴＩ
のＢＩＩＳＹビア）をオンし、Ｓｒ１に各ビットの「０
」ステータスを占込む。
されたコマンドを読み主制御部１３内のコマンド実行中
表示を見る。現在実行中であるため、このコマンド実行
中表示はオンになっているので、主制御部１３はＳＴＩ
のＢＩＩＳＹビア）をオンし、Ｓｒ１に各ビットの「０
」ステータスを占込む。
その後は、既述した通常の割込動作と同様に、ＰＩＡか
らＰＰＩへ割込要求信号が、ＰＰＩからＣＰＵ２へＩＲ
Ｑ割込信号が、それぞれ送出される。
らＰＰＩへ割込要求信号が、ＰＰＩからＣＰＵ２へＩＲ
Ｑ割込信号が、それぞれ送出される。
それによりＣＣ２はＰＰＩのＣポートとＢポートを読む
と、ＣＣ２はＣボートを読んだ時点でＳＴＩのＢＬＩＳ
Ｙビットがオンとなっているので、現在実行中であるこ
とがわかる。
と、ＣＣ２はＣボートを読んだ時点でＳＴＩのＢＬＩＳ
Ｙビットがオンとなっているので、現在実行中であるこ
とがわかる。
従って、ＣＰ［Ｉ２のコマンドが抑止される。したがっ
て再起動をかけず、従来のような二重起動は回避される
。
て再起動をかけず、従来のような二重起動は回避される
。
上記のとおり、本発明によれば、入出力制御装置が現在
コマンド実行中に再度起動をかけられた場合はデバイス
ステータスレジスタの動作中ビットをオンすることによ
り入出力制御装置から中央制御装置へ割込みをかけるこ
とができる。
コマンド実行中に再度起動をかけられた場合はデバイス
ステータスレジスタの動作中ビットをオンすることによ
り入出力制御装置から中央制御装置へ割込みをかけるこ
とができる。
従って、たとえ中央制御装置内のプログラムがデバッグ
不充分であっても２重起動という誤動作は生じなくなっ
た。したがってプログラムバグを発見できるようになっ
た。
不充分であっても２重起動という誤動作は生じなくなっ
た。したがってプログラムバグを発見できるようになっ
た。
第１図は本発明の原理ブロック図、第２図と第３図は本
発明の実施例を示す図、第４図は産業上の利用分野の説
明図である。 本発明の実施例を示す図 （テバイススデータスレノスタ） 第３図 産業上の利用分野の説明図 第４図
発明の実施例を示す図、第４図は産業上の利用分野の説
明図である。 本発明の実施例を示す図 （テバイススデータスレノスタ） 第３図 産業上の利用分野の説明図 第４図
Claims (1)
- 【特許請求の範囲】 中央制御装置（２）から入出力制御装置（１）へコマン
ド起動がされると入出力制御装置（１）が入出力動作を
開始し、該入出力動作が終了した場合に入出力装置から
中央制御装置へ割込みをかけるようにした入出力制御方
式において、 上記入出力制御装置（１）を構成する主制御部（１３）
内にコマンド実行中を表示する手段を設け、該手段がコ
マンド実行中を表示している場合に中央制御装置（２）
からコマンドが起動されたときには、 入出力制御装置（１）を構成するＣＣインタフェース制
御部（１１）内のディバイスステータスレジスタ（１１
１）の動作中ビットをオンすると共に、入出力制御装置
（１）から中央制御装置（２）へ割込みをかけることを
特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21410786A JPS6370360A (ja) | 1986-09-12 | 1986-09-12 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21410786A JPS6370360A (ja) | 1986-09-12 | 1986-09-12 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370360A true JPS6370360A (ja) | 1988-03-30 |
Family
ID=16650348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21410786A Pending JPS6370360A (ja) | 1986-09-12 | 1986-09-12 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370360A (ja) |
-
1986
- 1986-09-12 JP JP21410786A patent/JPS6370360A/ja active Pending
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