JPS61134862A - Ｃｐｕウエイト時間制御方式 - Google Patents
Ｃｐｕウエイト時間制御方式Info
- Publication number
- JPS61134862A JPS61134862A JP25790284A JP25790284A JPS61134862A JP S61134862 A JPS61134862 A JP S61134862A JP 25790284 A JP25790284 A JP 25790284A JP 25790284 A JP25790284 A JP 25790284A JP S61134862 A JPS61134862 A JP S61134862A
- Authority
- JP
- Japan
- Prior art keywords
- external device
- microprocessor
- time
- ready
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサシステムに係り、特にマイ
クロプロセッサからのコマンドに対する外部装置のレデ
ィー応答によるハンドシェイク時間をプログラマブルに
制御する方式に関するものである。
クロプロセッサからのコマンドに対する外部装置のレデ
ィー応答によるハンドシェイク時間をプログラマブルに
制御する方式に関するものである。
マイクロプロセッサから外部装置に対してコマンドが出
てから当該外部装置から完了の応答信号（レディー応答
信号）が来る迄の時間を普通ハンドシェイク時間と云う
が、レディー応答によるハンドシェイク時間は従来は各
外部装置毎に変わるのでマイクロプロセッサの動作を規
制し、自由度に欠ける為此の改善が従来から望まれてい
た。
てから当該外部装置から完了の応答信号（レディー応答
信号）が来る迄の時間を普通ハンドシェイク時間と云う
が、レディー応答によるハンドシェイク時間は従来は各
外部装置毎に変わるのでマイクロプロセッサの動作を規
制し、自由度に欠ける為此の改善が従来から望まれてい
た。
第２図は従来のｃｐｕウェイト時間制御方式の一例を示
す図である。
す図である。
第３図は従来のレディー応答の一例を説明する為の図で
ある。
ある。
図中、■はマイクロプロセッサ、２はメモリ、３．４は
共に入出力装置、５はデータバス、６はアドレスバス、
７はコマンドバス、８はコマンド受信器、９は時間調整
回路である。尚以下全図を通じ同一記号は同一対象物を
表す。
共に入出力装置、５はデータバス、６はアドレスバス、
７はコマンドバス、８はコマンド受信器、９は時間調整
回路である。尚以下全図を通じ同一記号は同一対象物を
表す。
マイクロプロセッサ１は非同期の入出力装置等の外部装
置と同期を取るためレディー端子を備えているのが普通
である。例えばマイクロプロセッサ１が対象とするデー
タは殆どの場合ＲＡＭ等のメモリ２に記憶されているが
、此のアクセスしたメモリが長いアクセスタイムを持つ
場合にはマイクロプロセッサ１が要求するアクセスタイ
ム内でのデータ転送が不可能なことがある。従って此の
様な場合にはマイクロプロセッサ１に待たせる必要があ
る。
置と同期を取るためレディー端子を備えているのが普通
である。例えばマイクロプロセッサ１が対象とするデー
タは殆どの場合ＲＡＭ等のメモリ２に記憶されているが
、此のアクセスしたメモリが長いアクセスタイムを持つ
場合にはマイクロプロセッサ１が要求するアクセスタイ
ム内でのデータ転送が不可能なことがある。従って此の
様な場合にはマイクロプロセッサ１に待たせる必要があ
る。
従来方式に依ると、マイクロプロセッサ１が例えばメモ
リ２に対しコマンド信号を発信するとメモリ２に内蔵さ
れているコマンド信号受信器８が此のコマンド信号を受
信する。コマンド信号受信器８はコマンド信号を受信す
ると時間調整回路９が動作する。
リ２に対しコマンド信号を発信するとメモリ２に内蔵さ
れているコマンド信号受信器８が此のコマンド信号を受
信する。コマンド信号受信器８はコマンド信号を受信す
ると時間調整回路９が動作する。
前述した様にアクセスされたメモリ２が長いアクセスタ
イムを持つ場合にはマイクロプロセッサ１が要求するア
クセスタイム内でのデータ転送が不可能なことがあり、
此の様な場合にはマイクロプロセッサ１に成る時間待た
せる必要があり、此のウェイト時間を設定するのが時間
調整回路９の役目である。
イムを持つ場合にはマイクロプロセッサ１が要求するア
クセスタイム内でのデータ転送が不可能なことがあり、
此の様な場合にはマイクロプロセッサ１に成る時間待た
せる必要があり、此のウェイト時間を設定するのが時間
調整回路９の役目である。
此の時間調整回路９は各外部装置毎に夫々異なる固定し
たウェイト時間ｔがセットされており、此のウェイト時
間ｔが経過するとレディ信号を出す。
たウェイト時間ｔがセットされており、此のウェイト時
間ｔが経過するとレディ信号を出す。
第３図は上記各信号の時間関係を説明するもので、図に
於いてａはコマンド信号、ｂはレディー信号であり、ｔ
はウェイト時間、Ｔはハンドシェイク時間である。
於いてａはコマンド信号、ｂはレディー信号であり、ｔ
はウェイト時間、Ｔはハンドシェイク時間である。
図示する様にコマンド信号受信器８がコマンド信号ａを
受信すると時間調整回路９が起動してウェイト時間を経
過するとレディー信号すを出す。
受信すると時間調整回路９が起動してウェイト時間を経
過するとレディー信号すを出す。
此の間マイクロプロセッサｊは待機し、レディー信号す
がると次のコマンド信号を出す。
がると次のコマンド信号を出す。
此の様にしてアクセスタイムが大変長い入出力装置等と
マイクロプロセッサ間のデータ転送が可能となる。
マイクロプロセッサ間のデータ転送が可能となる。
南北のレディー信号はシステムバスをアクセス
１するのにマイクロプロセッサを待たせる時にも
使うことが出来る。
１するのにマイクロプロセッサを待たせる時にも
使うことが出来る。
然しなから上記従来方式では各種の外部装置があり、夫
々の外部装置のウェイト時間ｔが異なる場合にはホスト
であるマイクロプロセッサ１の負担が増加し、処理能力
の低下を来すと云う欠点があった・ 〔発明が解決しようとする問題点〕 本発明の目的は上記従来方式の欠点を除去し、マイクロ
プロセッサの処理能力を高め、自由度を増加させること
が可能なＣＰＵウェイト時間制御方式を提供することで
ある。
々の外部装置のウェイト時間ｔが異なる場合にはホスト
であるマイクロプロセッサ１の負担が増加し、処理能力
の低下を来すと云う欠点があった・ 〔発明が解決しようとする問題点〕 本発明の目的は上記従来方式の欠点を除去し、マイクロ
プロセッサの処理能力を高め、自由度を増加させること
が可能なＣＰＵウェイト時間制御方式を提供することで
ある。
問題点を解決するための手段は、ＣＰＵ装置と非同期系
の外部装置の間で情報転送する場合、該ｃｐｕ装置から
のコマンド信号に対する該外部装置の応答信号としてレ
ディー信号を使用するプロセッサシステムに於いて、前
記各外部装置にレディー応答レジスタを設け、該ＣＰＵ
装置がレディー一応答信号の返送時間をプうグラマプル
に制御可能とすることにより達成される。
の外部装置の間で情報転送する場合、該ｃｐｕ装置から
のコマンド信号に対する該外部装置の応答信号としてレ
ディー信号を使用するプロセッサシステムに於いて、前
記各外部装置にレディー応答レジスタを設け、該ＣＰＵ
装置がレディー一応答信号の返送時間をプうグラマプル
に制御可能とすることにより達成される。
〔作用〕 ゛
本発明に依ると外部装置毎のウェイト時間をアブリケー
イヨンプログラムにより予め任意にレゾイ一応答レジス
タにセット出来るので自由度が大幅に増大すると云う効
果が生まれる。
イヨンプログラムにより予め任意にレゾイ一応答レジス
タにセット出来るので自由度が大幅に増大すると云う効
果が生まれる。
第１図は本発明に依るＣＰＵウェイト時間制御方式の一
実施例を示す図である。
実施例を示す図である。
図中、１０はレディー応答レジスタである。
以下図に従って本発明の詳細な説明する。
本発明では外部装置に対しコマンド信号を発信する時、
ウェイト時間ｔを該外部装置に対し送り、其のレディー
応答レジスタ１０にセットし、時間調整回路９は此の指
示に従いコマンド応答信号すを発信する。
ウェイト時間ｔを該外部装置に対し送り、其のレディー
応答レジスタ１０にセットし、時間調整回路９は此の指
示に従いコマンド応答信号すを発信する。
以上詳細に説明した様に本発明によれば、マイクロプロ
セッサの処理能力を高め、自由度を増加させることが可
能なＣＰＵウェイト時間制御方式を実現出来ると云う大
きい効果がある。
セッサの処理能力を高め、自由度を増加させることが可
能なＣＰＵウェイト時間制御方式を実現出来ると云う大
きい効果がある。
第１図は本発明に依るＣ Ｐ Ｕウェイト時間制御方式
の一実施例を示す図である。 ６ ？第２図
は従来のｃｐｕウェイト時間制御方式の一例を示す図で
ある。 第３図は従来のレディー応答の一例を説明する為の図で
ある。 図中、１はマイクロプロセッサ、２はメモリ、３．４は
共に入出力装置、５はデータバス、６はアドレスバス、
７はコマンドバス、８はコマンド受信器、９は時間調整
回路、１０はレディー応答レジスタである。
の一実施例を示す図である。 ６ ？第２図
は従来のｃｐｕウェイト時間制御方式の一例を示す図で
ある。 第３図は従来のレディー応答の一例を説明する為の図で
ある。 図中、１はマイクロプロセッサ、２はメモリ、３．４は
共に入出力装置、５はデータバス、６はアドレスバス、
７はコマンドバス、８はコマンド受信器、９は時間調整
回路、１０はレディー応答レジスタである。
Claims (1)
- ＣＰＵ装置と非同期系の外部装置の間で情報転送する場
合、該ＣＰＵ装置からのコマンド信号に対する該外部装
置の応答信号としてレディー信号を使用するプロセッサ
システムに於いて、前記各外部装置にレディー応答レジ
スタを設け、該ＣＰＵ装置がレディー応答信号の返送時
間をプログラマブルに制御可能とすることを特徴とする
ＣＰＵウェイト時間制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25790284A JPS61134862A (ja) | 1984-12-06 | 1984-12-06 | Ｃｐｕウエイト時間制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25790284A JPS61134862A (ja) | 1984-12-06 | 1984-12-06 | Ｃｐｕウエイト時間制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134862A true JPS61134862A (ja) | 1986-06-21 |
Family
ID=17312773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25790284A Pending JPS61134862A (ja) | 1984-12-06 | 1984-12-06 | Ｃｐｕウエイト時間制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320556A (ja) * | 1986-07-14 | 1988-01-28 | Fujitsu Ltd | 情報処理装置 |
| JPH0485625A (ja) * | 1990-07-30 | 1992-03-18 | Nec Corp | ウエイト制御方式 |
| JPH0736825A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | 情報処理装置 |
-
1984
- 1984-12-06 JP JP25790284A patent/JPS61134862A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320556A (ja) * | 1986-07-14 | 1988-01-28 | Fujitsu Ltd | 情報処理装置 |
| JPH0556547B2 (ja) * | 1986-07-14 | 1993-08-19 | Fujitsu Ltd | |
| JPH0485625A (ja) * | 1990-07-30 | 1992-03-18 | Nec Corp | ウエイト制御方式 |
| JPH0736825A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | 情報処理装置 |
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