JPH0312767A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、入出力制御方式に係り、特に、入出力制御装
置を構成する２つのプロセッサ間での入出力制御権の調
整を行って、効率の良いデータの入出力制御を行うこと
のできる人出力制御方式に関する。

〔従来の技術〕

従来技術による入出力制御装置は、その入出力制御効率
を向上するため、装置全体の制御を行うプロセッサと、
入出力制御の全てを専用に行うプロセッサの２つのプロ
セッサを備えて構成されている。

第３図は従来技術による入出力制御装置の一例を示すブ
ロック図である。第３図において、１はマイクロプロセ
ッサ、２はＲＡＭ、３はＲＯＭ。

４はシステムバス、５は２ボ一トＲＡＭ、７は割り込み
信号線、１０はフロントエンドプロセッサ側システムバ
ス、１１はフロントエンドプロセッサ、１５は制御レジ
スタ、１６はＳＲＡＭ、１７は入出力レジスタ、１８は
入出力バスである。

従来技術による入出力制御装置は、第３図に示すように
、装置全体を制御するマイクロプロセッサ１が、システ
ムバス４を介してマイクロプロセッサ１を制御するプロ
グラムを格納しているＲＡＭ２及びＲＯＭ３と、２ボ一
トＲＡＭ５とに接続されており、また、入出力制御を行
うフロントエンドプロセッサ１１が、フロントエンドプ
ロセッサ側システムバス１０を介して制御レジスタ１５
、フロントエンドプロセッサ１１を制御するプログラム
を格納しているＳＲＡＭ１６、入出力レジスタ１７及び
２ボ一トＲＡＭ５に接続されて構成されている。

このように構成される入出力制御装置は、データを外部
機器に送信する場合、マイクロプロセッサ１が、２ボ一
トＲＡＭ５に対してデータの出力指示と出力データの書
き込みを行い、フロントエンドプロセッサ１１が、２ポ
一トＲＡＭ５と入出力レジスタ１７との間でデータの転
送、入出力レジスタ１７から外部入出力バス１８へのデ
ータ出力を、制御レジスタ１５を操作することにより行
い、データの出力を行っている。このとき、制御レジス
タ１５は、外部機器との間で同期をとり、制御コードを
受は渡しするために用いられる。データの出力が完了す
れば、フロントエンドプロセンサ１１は、割り込み信号
線７を用いて、マイクロプロセッサ１に割り込みをかけ
、あるいは、２ボ一トＲＡＭ５に終了コードを書き込む
等により、データの出力が終了したことをマイクロプロ
セッサ１に伝える。

外部機器からデータを受は取る場合、マイクロプロセッ
サ１は、データ受信コードを書き込むことにより、フロ
ントエンドプロセッサ１１にデータの受信を指示する。

フロントエンドプロセッサ１１は、これにより、外部入
出力バス１８を介して外部機器から入出力レジスタ１７
に与えられるデータを受信し、このデータを２ボ一トＲ
ＡＭ５に蓄積する。その後、フロントエンドプロセッサ
１１は、割り込み、または、終了コードにより、データ
の受信終了をマイクロプロセッサ１に伝える。マイクロ
プロセッサエは、これにより、２ポ一トＲＡＭ５からデ
ータを読み出す等の処理を開始する。

なお、この種入出力制御装置に関する従来技術として、
例えば、特開昭６３−１４９７５５号公報、特開昭６３
−７８２７５号公報等に記載された技術が知られている
。

Ｃ発明が解決しようとする課題〕 前記従来技術は、マイクロプロセッサ１で発生した入出
力要求を、全て、フロントエンドプロセッサ１１が処理
しているので、フロントエンドプロセッサ１１の制御プ
ログラムの規模が増大し、また、入出力レジスタ１７を
介して外部入出力バス１８から取り込む、あるいは、外
部入出力バス１８に送出するデータの量がある程度以下
の少量の場合には、装置全体の性能に対して、フロント
エンドプロセッサ１１がほとんど寄与しないという問題
点を有している。

一般に、マイクロプロセッサｌの制御プログラムは、高
級言語による作成が可能であり、一方、フロントエンド
プロセッサ１１の制御プログラムは、アセンブラにより
作成しなければならない。

このため、フロントエンドプロセッサ１１の機能を多く
必要とする前記従来技術は、フロントエンドプロセッサ
１１０制御プログラムの規模が大きくなり、フロントエ
ンドプロセッサ１１の制御プログラムの開発効率が低下
し、また、ＳＲＡＭ１６の容量も大きなものが必要にな
り、装置全体のコストを低減することができないという
問題点を有する。

本発明の目的は、前記従来技術の問題点を解決し、装置
全体の性能を低下させることなく、フロントエンドプロ
セッサ１１の制御プログラムの規模を小さくし、該制御
プログラムの開発効率を向上でき、また、ＳＲＡＭの容
量を低減し、装置全体のコストを低減することのできる
入出力制御方式を提供することにある。

〔課題を解決するための手段〕

本発明によれば前記目的は、人出力を専用に制御するプ
ロセッサの性能が活かされないような小規模のデータの
入出力を、装置全体を制御するプロセッサに行わせるこ
とにより、すなわち、装置全体を制御する第１のプロセ
ッサから、第２のバスに接続された、入出力レジスタ、
制御レジスタにアクセスする手段を備え、ある値を定め
その値をメモリ内に保持しておくことにより達成される
。

前記のある値とは、データの入出力を行う場合に、装置
全体を制御する第１のプロセッサと入出力を専用に制御
する第２のプロセッサとの、どちらのプロセッサが、そ
のデータの入出力の制御を行うかを切り分けるためのデ
ータ量を表す値である。

〔作用〕

第１のプロセッサから、入出力レジスタ、制御レジスタ
をアクセスするための回路は、第１のプロセッサが、第
２のプロセッサを介することなく、入出力制御を実行す
ることを可能にする。また、切り分けのために設定され
たある値を用いることにより、第１のプロセッサは、デ
ータの入出力要求が発生したとき、入出力しようとする
データの量と、このある値とを比較することにより、そ
のデータの入出力を自ら行うか、第２のプロセッサに行
わせるかを決定することができる。すなわち、データ量
がある値より小さいかある値以下の場合、第１のプロセ
ッサがそのデータの入出力制御を行い、前述と逆の場合
、第２のプロセッサがそのデータの入出力の制御を行う
。

前述のような回路を備え、ある値を設定することにより
、本発明は、第２のプロセッサが従来負担していた機能
の一部を、第１のプロセッサに肩代わりさせることを可
能にし、第２のプロセッサのプログラム規模を低減し、
その開発効率を向上させ、かつ、ＳＲＡＭの容量を低減
させて、装置全体のコストの低減を可能にできる。

〔実施例〕

以下、本発明による入出力制御方式の一実施例を図面に
より詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図、第
２図はその動作を説明するフローチャートである。第１
図において、６はアービター　１２〜１４はセレクタで
あり、他の符号は第１図の場合と同一である。

第１図に示す本発明の一実施例において、マイクロプロ
セッサ１は、装置全体の制御を行う第１のプロセッサで
あり、同時に、システムバス４、アービター６、セレク
タ１２〜１４を介して制御レジスタ１５、ＳＲＡＭ１６
、入出力レジスタ１７にアクセス可能であり、データの
入出力制御をも行い得るものである。フロントエンドプ
ロセッサ１１は、データの入出力制御を専用に行う第２
のプロセッサであり、セレクタ１２〜１４を介して制御
レジスタ１５、ＳＲＡＭ１６、入出力レジスタ１７にア
クセスし、データの入出力制御を実行する。

また、アービター６は、信号線８を介してセレクタ１２
〜１４を制御し、マイクロプロセッサ１にセレクタ１２
〜１４の存在を意識させずに人出力制御を行わせる。２
ボ一トＲＡＭ５は、マイクロプロセッサ１、フロントエ
ンドプロセッサ１１のいずれのプロセッサからもアクセ
スすることができ、マイクロプロセッサ１とフロントエ
ンドプロセッサ１１との間の制御コマンドの授受、ある
いは、フロントエンドプロセッサ１１からマイクロプロ
セッサ１へ入出力動作の終了状況コード等を渡すために
用いられる。

前述のように構成される本発明の一実施例において、デ
ータの入出力要求が発生した場合、マイクロプロセッサ
１は、ＲＯＭ３等に予め格納されているある値Ｎと、入
出力するデータのデータ量Ｘとを比較する。

Ｎ≧Ｘで、データの出力要求である場合、マイクロプロ
セッサ１は、アービター６、セレクタ１４を介して、出
力すべきデータを入出力レジスタ１７に書き込み、同様
にして制御レジスタ１５を操作することにより、このデ
ータを入出力バス１８に出力する。Ｎ≧Ｘで、データの
入力要求である場合、マイクロプロセッサ１は、アービ
ター６、セレクタ１２を介して制御レジスタ１５を操作
し、入出力バス１８から人出力レジスタ１７にデータを
取り込み、さらに、このデータをＲＡＭ２等に取り込む
。この間、フロントエンドプロセッサ１１は、２ボ一ト
ＲＡＭ５等をスキャンしながら、入出力動作の指示待ち
状態となっており、なにも行わない。

Ｎ≦Ｘのデータの入出力要求である場合、マイクロプロ
セッサ１は、２ボ一トＲＡＭ５、ＳＲＡＭ１６等に、フ
ロントエンドプロセッサ１１に入出力動作を行わせるた
めに必要な制御コード、パラメータあるいは出力すべき
データ等を書き込み、フロントエンドプロセッサ１１を
起動した後、フロントエンドプロセッサＩＩからの割り
込み信号線７を介する割り込み、または、２ポー１−Ｒ
ＡＭ５等への動作終了コードの書き込みを待つ状態とな
る。

フロントエンドプロセッサ１１は、２ボ一トＲＡＭ５等
をスキャンしており、マイクロプロセッサｌから前述の
制御コード、パラメータの書き込みがあれば、この制御
コード、パラメータに従い、従来技術の場合と同様に入
出力動作を行う。フロントエンドプロセッサ１１は、入
出力動作の終了と同時に、待ち状態にあるマイクロプロ
セッサ１に対し、信号線７を介して割り込みをかけるか
、２ポ一トＲＡＭ５等に終了コードを書き込むことによ
り、マイクロプロセッサ１に処理を再開させる。この後
、フロントエンドプロセッサ１１は、再び、マイクロプ
ロセッサ１からの入出力指示待ちの状態となる。

前述したデータの入出力制御動作における、マイクロプ
ロセッサ１、フロントエンドプロセッサ１１の動作を処
理フローとして示したのが第２図であるが、すでに説明
したところであるので、このフローについての説明は省
略する。

前述した動作において、入力動作の場合の入力データ量
は、入出力手順等に照らし、入力データ量Ｘを把握する
ことが可能であり、マイクロプロセッサ１１フロントエ
ンドプロセッサ１１のいずれのプロセッサがデータの入
力制御を行うかを判定することができる。

また、前述の入出力制御以外の処理は、原則としてマイ
クロプロセッサ１が実行するが、２ボー）ＲＡＭ５に格
納されたデータのサムチエツクのような、単純な演算を
繰り返す処理は、フロントエンドプロセッサ１１で行っ
てもよい。

さらに、フロントエンドプロセッサ１１の制ＪＩＩを行
うための制御プログラムは、バス１０にＲＯＭを接続し
、このＲＯＭ内に格納するようにしてもよいが、本発明
の一実施例においては、マイクロプロセッサｌが、ＳＲ
ＡＭＩ　６にロードすることとした。

前述した本発明の一実施例によれば、データの入出力制
御を、装置全体を制御する第１のプロセッサであるマイ
クロプロセッサ１と、入出力制御専用の第２のプロセッ
サであるフロントエンドプロセッサ１１との両方のプロ
セッサで行うことができるので、入出力すべきデータ量
の多少により、前記２つのプロセッサ間で入出力制御を
分担して実行することができる。これにより、第２のプ
ロセッサであるフロントエンドプロセッサ１１の制御プ
ログラム規模を小さくすることができる。−方、第１の
プロセッサであるマイクロプロセッサ１は、入出力制御
機能が追加されることになるが、第２のプロセッサとの
インタフェース制御をその分割域することができる。従
って、前述した本発明の一実施例によれば、装置全体と
してそのプログラム規模を減少させることができると共
に、第２のプロセッサであるフロントエンドプロセッサ
１１の制御Ｂプログラムを格納するためのＳＲＡＭ１６
の容量を低減することができる。

〔発明の効果〕

以上説明したように、本発明によれば、装置全体の性能
を低下させることな（、第２のプロセッサであるフロン
トエンドプロセッサの制御プログラムの規模を小さくし
、該制御プログラムの開発効率を向上でき、また、ＳＲ
ＡＭの容量を低減し、装置全体のコストを低減すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図はその動作を説明するフローチャート、第３図は従
来技術による入出力制御装置の一例を示すブロック図で
ある。 １・・・・・・マイクロプロセッサ、２・・・・・・Ｒ
ＡＭ、３・・・・・・ＲＯＭ、４・・・・・・システム
バス、５・・・・・・２ボー）ＲＡＭ、６・・・・・・
アービター、７・・・・・・割り込み信号線、１０・・
・・・・フロントエンドプロセッサ側システムバス、１
１・・・・・・フロントエンドプロセッサ、１２〜１４
・・・・・・セレクタ、１５・・・・・・制御レジスタ
、１６・・・・・・ＳＲＡＭ、１７・・・・・・人出力
レジスタ、１８・・・・・・入出力バス。

Claims (1)

1. 【特許請求の範囲】 １、装置全体の制御を行う第１のプロセッサと、データ
   の入出力を専用に制御する第２のプロセッサとを備える
   入出力制御装置において、入出力すべきデータ量に応じ
   て、前記第１のプロセッサ、または、前記第２のプロセ
   ッサのいずれか一方が、そのデータの入出力制御を行う
   ことを特徴とする入出力制御方式。 ２、前記第の１プロセッサは、第１のバスを介して前記
   第１のプロセッサを制御するプログラムを格納するメモ
   リと接続され、前記第２のプロセッサは、第２のバスを
   介して前記第２のプロセッサを制御するプログラムを格
   納するメモリ、入出力データを外部入出力バスから取り
   込み、または、同バスに送出するための入出力レジスタ
   及び制御レジスタに接続され、前記第１及び前記第２の
   バス相互間には、前記第１及び前記第２のプロセッサの
   いずれからもアクセス可能なメモリが接続されているこ
   とを特徴とする特許請求の範囲第１項記載の入出力制御
   方式。