JPH0736825A

JPH0736825A - 情報処理装置

Info

Publication number: JPH0736825A
Application number: JP5182955A
Authority: JP
Inventors: Hiroshi Morita; 浩史森田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1995-02-07
Anticipated expiration: 2011-11-06
Also published as: JP2551338B2; US6021264A

Abstract

(57)【要約】【目的】データ・バスに外付け回路を設けることな
く、リード・サイクルとライト・サイクルの間にホルト
状態を入れることなく、リード・データとライト・デー
タの衝突を回避できる情報処理装置を提供する。【構成】ライト・モード・レジスタ６遅延指示が記憶
されている場合には、ライト・データ出力信号生成部３
０１は、直前に先行する読み出し用のデータがデータ・
バスから消えた後に、書き込み用のデータをデータ・バ
スに出力されるように、前記書き込み用のデータの出力
開始のタイミングを所定時間だけ遅延させる。また、ラ
イト・ストローブ信号生成部３１０はライト・ストロー
ブ信号の出力タイミングを書き込み用のデータの出力タ
イミングに合わせる。したがって、データ・バス上にデ
ータ衝突防止用の装置を特に設けなくとも、読み出し用
のデータと、書き込み用のデータとがデータ・バス上で
衝突することはなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に関し、
特に入出力データ間の衝突を避けられる情報処理装置に
関する。

【０００２】

【従来の技術】情報処理装置がデータ・バスを通してメ
モリまたはＩ／Ｏ等のデバイスのデータをリードした
後、前記の情報処理装置がライト・サイクルを起動して
ライト・データをデータ・バスに出力すると、前記メモ
リまたはＩ／Ｏ等のデバイスのターン・オフ・レディが
大きいために、前記メモリまたはＩ／Ｏ等のデバイスが
出力したリード・データと前記情報処理装置が出力した
ライト・データとがデータ・バス上で衝突を起こす。

【０００３】従来、情報処理装置とメモリまたはＩ／Ｏ
等のデバイス間のデータ・バス上に双方向バッファを設
けデータ・バスの方向制御を行い、前記のデータの衝突
を回避している（第１の従来例）。

【０００４】また、実開平３−３７５４４号公報に示さ
れる様に、情報処理装置から発生するデバイスの選択信
号およびリード／ライト信号を入力して情報処理装置待
ち信号（ＨＡＬＴ信号）を情報処理装置に供給する制御
手段を設け、リード・サイクル終了後にホルト状態を設
けることで前記のデータの衝突を回避することも提案さ
れている（第２の従来例）。

【０００５】以下、第１の従来例について図１２のブロ
ック図および図１３のタイミングチャートを参照して説
明する。図１２で示されるように、情報処理装置５０３
は、バス・インターフェイス部６０３と、バス・インタ
ーフェイス部６０３にクロック信号４を供給するクロッ
ク信号生成部３とから構成され、アドレス・バス１を介
してメモリ５００に、情報処理装置側データ・バス１１
を介して双方向バッファ６３０にそれぞれ接続されると
ともに、リード・ストローブ信号２を双方向バッファ６
３０およびメモリ５００に、ライト・ストローブ信号２
２をメモリ５００にそれぞれ出力する。

【０００６】情報処理装置５０３のバス・インターフェ
イス部６０３は、ライト・バッファ５と、ライト・デー
タ出力信号生成回路７０３と、ライト・ストローブ信号
生成回路７１１とから構成されている。ライト・バッフ
ァ５は、ライト・データ出力信号生成回路７０３から出
力されるライト・データ出力信号３２がアクティブの期
間、ライト・データを情報処理装置側データ・バス１１
に出力する。ライト・バッファ５は、ライト・データ出
力信号生成回路７０３から出力されるライト・データ出
力信号３２がアクティブの期間、ライト・データを情報
処理装置側データ・バス１１に出力する。ライト・デー
タ出力信号生成回路７０３は、クロック信号をクロック
信号生成部３から供給され、ライト・データ出力信号３
２を生成し、ライト・バッファ５に出力する。ライト・
ストローブ信号生成回路７１１は、クロック信号４をク
ロック信号生成部３から供給され、ライト・ストローブ
信号２２を生成する。

【０００７】双方向バッファ６３０は、リード・ストロ
ーブ信号２でデータ・バスの方向制御を行い、リード・
ストローブ信号２がアクティブの時、メモリ側データ・
バス１２からのデータを情報処理装置側データ・バス１
１に出力し、リード・ストローブ信号２がインアクティ
ブの時、情報処理装置側データ・バス１１からのデータ
をメモリ側データ・バス１２に出力する。

【０００８】次に図１２に示す第１の従来例の動作につ
いて、図１３を参照して説明する。情報処理装置５０３
がリード・サイクルを起動すると、バス・インターフェ
イス部６０３はリード・アドレスをアドレス・バス１に
出力し、リード・ストローブ信号２をアクティブにす
る。これにより、メモリ５００からはリード・データが
メモリ側データ・バス１２に出力される。リード・スト
ローブ信号２がアクティブであるので、前記のリード・
データは双方向バッファ６３０から情報処理装置側デー
タ・バス１１に出力され、リード・ストローブ信号２の
立ち上がりエッジにて情報処理装置５０３にサンプリン
グされる。

【０００９】情報処理装置５０３がライト・サイクルを
起動すると、バス・インターフェイス部６０３はライト
・アドレスをアドレス・バス１に出力し、ライト・スト
ローブ信号生成回路７１１はライト・ストローブ信号２
２をアクティブにし、ライト・データ出力信号生成回路
７０３はライト・データ出力信号３２をアクティブに
し、ライト・バッファ５はライト・データ出力信号３２
がアクティブな期間、ライト・データを情報処理装置側
データ・バス１１に出力する。リード・ストローブ信号
２がインアクティブであるので、前記のライト・データ
は双方向バッファ６３０からメモリ側データ・バス１２
に出力され、ライト・ストローブ信号２２の立ち上がり
エッジにてメモリ５００にライト・データが書き込まれ
る。

【００１０】外付けの双方向バッファ６３０は、一般的
にＴＴＬで構成されており、外付けの双方向バッファ６
３０のターン・オフ・レディＴ１は、メモリ５００のタ
ーン・オフ・レディＴ２よりも短い。そのため、情報処
理装置側データ・バス１１でのデータの衝突を回避でき
る。また、ライト・データ出力信号３２およびライト・
ストローブ信号２２は、常に同じタイミングで出力さ
れ、出力タイミングを変化させることは出来ない。

【００１１】

【発明が解決しようとする課題】前述した第１の従来例
の弊害としては、メモリ側データ・バスではデータが衝
突する（図１０のＴ２の期間）、また、余分な双方向出
力バッファ６３０が必要であることが挙げられる。第２
の従来例の弊害としては、リード・サイクル終了後にホ
ルト状態を設けるために、ホルト状態に必要な期間分、
次のサイクルを開始するのが遅れることが挙げられる。

【００１２】本発明は上記問題点に鑑み、データ・バス
に外付け回路を設けることなく、リード・サイクルとラ
イト・サイクルの間にホルト状態を入れることなく、リ
ード・データとライト・データの衝突を回避できる情報
処理装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の情報処理装置
は、アドレス・バスを介してアドレス信号をメモリに与
えるとともに、リード・ストローブ信号またはライト・
ストローブ信号を前記メモリに与えて、前記アドレス信
号の示す前記メモリのアドレスのデータをデータ・バス
を介して読み出し、または前記アドレス信号の示す前記
メモリのアドレスにデータ・バスを介してデータを書き
込むことをクロック信号に同期して行なう情報処理処理
装置であって、前記書き込み用のデータは、直前に先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、前記書き込
み用のデータの出力開始のタイミングを所定時間だけ遅
延させるとともに、前記遅延させられた書き込み用のデ
ータの出力開始のタイミングに合わせて前記ライト・ス
トローブ信号をアクティブにさせる出力タイミング調整
手段を有する。

【００１４】また、本発明の情報処理装置は、アドレス
・バスを介してアドレス信号をメモリに与えるととも
に、リード・ストローブ信号またはライト・ストローブ
信号を前記メモリに与えて、前記アドレス信号の示す前
記メモリのアドレスのデータをデータ・バスを介して読
み出し、または前記アドレス信号の示す前記メモリのア
ドレスにデータ・バスを介してデータを書き込むことを
クロック信号に同期して行なう情報処理回路と、データ
の出力タイミングを遅延させるべき旨の遅延指示があっ
たときは、前記遅延指示を記憶する遅延指示記憶手段
と、前記遅延指示記憶手段が遅延指示を記憶している場
合には、前記書き込み用のデータは、直前における先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、前記書き込
み用のデータの出力開始のタイミングを所定時間だけ遅
延させるとともに、前記遅延させられた書き込み用のデ
ータの出力開始のタイミングに合わせて前記ライト・ス
トローブ信号をアクティブにさせる出力タイミング調整
手段とを有する。

【００１５】この情報処理装置においては、前記情報処
理回路と、遅延指示記憶手段と、出力タイミング調整手
段とは一体の半導体装置として形成されているのが好ま
しく、前記出力タイミング調整手段は、前記遅延をクロ
ック信号の論理レベルが変化する時点に合わせて終了す
るのも好ましい。さらには、前記情報処理回路は少なく
とも、前記データ・バスに接続されたライト・バッファ
と、クロック信号を生成するクロック信号生成部と、ク
ロック信号生成部からクロック信号の供給を受けるとと
もに、前記遅延指示記憶手段が遅延指示を記憶していな
い場合には、ライト・ストローブ信号を通常のタイミン
グで出力し、前記遅延指示記憶手段が遅延指示を記憶し
ている場合には、ライト・ストローブ信号の出力タイミ
ングを遅延させクロック信号の論理レベルの変化に合わ
せてライト・ストローブ信号を出力するライト・ストロ
ーブ信号生成部と、クロック信号生成部からクロック信
号の供給を受けるとともに、前記遅延指示記憶手段が遅
延指示を記憶していない場合には、書き込み用のデータ
を通常のタイミングでライト・バッファを介してデータ
・バスに出力し、前記遅延指示記憶手段が遅延指示を記
憶している場合には、書き込み用のデータの出力タイミ
ングをライト・ストローブ信号の出力タイミングに合わ
せて遅延させ、ライト・バッファを介してデータ・バス
に出力するライト・データ出力信号生成部とを有するの
が好ましい。

【００１６】さらに、本発明の情報処理装置は、アドレ
ス・バスを介してアドレス信号をメモリに与えるととも
に、リード・ストローブ信号およびリードサイクルまた
はライトサイクルを指示するリード・ライト信号を前記
メモリに与えて、前記アドレス信号の示す前記メモリの
アドレスのデータをデータ・バスを介して読み出し、ま
たは前記アドレス信号の示す前記メモリのアドレスにデ
ータ・バスを介してデータを書き込むことをクロック信
号に同期して行なう情報処理回路と、前記情報処理回路
が出力するサイクル開始信号と、クロック信号と、前記
リード・ライト信号とから、ライトサイクルにおける前
記書き込み用のデータは、直前に先行する読み出し用の
データが前記データ・バスから消えた後に前記データ・
バスに出力されるように、出力タイミングを遅延させた
ライト・ストローブ信号とライト・イネーブル信号と
を、それぞれ前記メモリと情報処理回路とに出力するラ
イト・イネーブル信号生成部と、ライト・イネーブル信
号生成部からのライト・イネーブル信号の出力タイミン
グに合わせて、書き込み用のデータの出力タイミングを
遅延させる出力遅延回路とを有する。

【００１７】

【作用】出力タイミング調整手段は、情報処理装置が書
き込み用のデータをデータ・バスに出力する際に、直前
に先行する読み出し用のデータがあっても、その読み出
し用のデータがデータ・バスから消えた後に、書き込み
用のデータをデータ・バスに出力されるように、前記書
き込み用のデータの出力開始のタイミングを所定時間だ
け遅延させる。したがって、データ・バス上にデータ衝
突防止用の装置を特に設けなくとも、読み出し用のデー
タと、書き込み用のデータとがデータ・バス上で衝突す
ることはなくなる。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の情報処理装置の第１の実
施例を示すブロック図、図２は図１の実施例の動作を説
明するタイミングチャート図、図３は図１の実施例のラ
イト・データ出力信号生成部３０１の構成を示すブロッ
ク図、図４は図３のライト・データ出力信号生成部３０
１の動作を示すタイミングチャート、図５は図１の実施
例のライト・ストローブ信号生成部３１０の構成を示す
ブロック図である。

【００１９】図１で示されるように、情報処理装置１０
１は例えばＣＰＵとして用いられるものであって、バス
・インターフェイス部２０１と、バス・インターフェイ
ス部２０１にクロック信号４を供給するクロック信号生
成部３とから構成され、アドレス・バス１およびデータ
・バス１０により、メモリ１００に接続されるととも
に、リード・ストローブ信号２、ライト・ストローブ信
号２０をメモリ１００に出力することにより、メモリ１
００にアクセスする。

【００２０】情報処理装置１０１のバス・インターフェ
イス部２０１は、ライト・バッファ５、ライト・モード
・レジスタ６、ライト・データ出力信号生成部３０１、
ライト・ストローブ信号生成部３１０から構成されてい
る。ライト・バッファ５は、ライト・データ出力信号生
成部３０１から出力されるライト・データ出力信号３０
がアクティブの期間、ライト・データをデータ・バス１
０に出力する。ライト・モード・レジスタ６は、ライト
・データの出力タイミングに関する情報を記憶する機能
を持ち、ライト・モード信号７を出力することによって
ライト・データの出力タイミングに関する情報をライト
・ストローブ信号生成部３１０およびライト・データ出
力信号生成部３０１に伝える。

【００２１】ライト・データ出力信号生成部３０１は、
クロック信号４をクロック信号生成部３から供給され、
ライト・モード信号７の値によって出力タイミングが決
まるライト・データ出力信号３０を生成し、ライト・バ
ッファ５に出力する。ライト・ストローブ信号生成部３
１０は、クロック信号をクロック信号生成部３から供給
され、ライト・モード信号７の値によって出力タイミン
グが決まるライト・ストローブ信号２０を生成する。ク
ロック生成部３は、クロック信号４を発生し、ライト・
データ出力信号生成部３０１およびライト・ストローブ
信号生成部３１０にクロック信号４を供給する。

【００２２】次に図１の実施例の動作について図２を参
照して説明する。ここでは、ライト・モード・レジスタ
６に“１”が設定され、ライト・モード信号７＝“１”
である場合について説明する（ライト・モード・レジス
タ６に“０”が設定されている場合には、情報処理装置
１は、前述の第１の従来例の情報処理装置１０３と同じ
動作をする）。

【００２３】情報処理装置１０１がリード・サイクルを
起動すると、バス・インターフェイス部２０１はリード
・アドレスをアドレス・バス１に出力し、リード・スト
ローブ信号２をアクティブにし、メモリ１００からデー
タ・バス１０にリード・データが出力される。前記のリ
ード・データは、リード・ストローブ信号２の立ち上が
りエッジにて情報処理装置１０１にサンプリングされ
る。

【００２４】情報処理装置１０１がライト・サイクルを
起動すると、バス・インターフェイス部２０１はライト
・アドレスをアドレス・バス１に出力する。ライト・デ
ータ出力信号生成部３０１はライト・モード信号７＝
“１”であると、ライト・モード信号７＝“０”の時よ
りアクティブになるタイミングがＴ３だけ遅れたライト
・データ出力信号３０を出力する。同様に、ライト・ス
トローブ信号生成部３１０はライト・モード信号７＝
“１”であると、ライト・モード信号７＝“０”の時よ
りアクティブになるタイミングがＴ３だけ遅れたライト
・ストローブ信号２０を出力する。ライト・バッファ５
はライト・データ出力信号３０アクティブでライト・デ
ータをデータ・バス１０に出力する。ライト・ストロー
ブ信号２０の立ち上がりエッジにてメモリ１００にライ
ト・データが書き込まれる。

【００２５】図３および図４で示されるように、ライト
・データ出力信号生成部３０１は、ライト・データ出力
信号生成回路３０３、信号遅延回路３０５、信号選択回
路３２０から構成されている。ライト・データ出力信号
生成回路３０３は、図１２で示される第１の従来例のラ
イト・データ出力信号生成部と同じであり、ライト・デ
ータ出力信号３２を生成する。信号遅延回路３０５は、
ライト・データ出力信号３２よりアクティブになるタイ
ミングがＴ３だけ遅いライト・データ出力信号５１を生
成する。Ｄラッチ６６は、クロック信号４の立ち下がり
毎にデータ出力信号３２をラッチした信号であるラッチ
信号７３を出力していて、データ出力信号５１は、ラッ
チ信号７３とデータ出力信号３２とのＡＮＤをアンド回
路６８でとることにより生成される。信号選択回路３２
０は、ライト・モード信号７＝“０”の時、ライト・デ
ータ出力信号３２をライト・データ出力信号３０として
出力し、ライト・モード信号７＝“１”の時、ライト・
データ出力信号５１をライト・データ出力信号３０とし
て出力する。

【００２６】図５および図６で示されるように、ライト
・ストローブ信号生成回路３１１はライト・ストローブ
信号２２を生成し、信号遅延回路３１５は、ライト・ス
トローブ信号２２よりアクティブになるタイミングがＴ
３だけ遅いライト・データ出力信号５５を生成する。信
号遅延回路３１５の動作論理は、ライト・ストローブ信
号２２がロウ・アクティブな点を除けば、信号遅延回路
３０５と同じである。信号選択回路３３０の動作論理
は、信号選択回路３２０と同じである。

【００２７】上述したように第１の実施例は、ライト・
モード・レジスタ６に“１”を設定することにより、ラ
イト・データ出力信号３０およびライト・ストローブ信
号２０のアクティブになるタイミングを第１の従来例よ
りＴ３だけ遅らせ、リード・データとライト・データの
衝突を回避している。

【００２８】（第２の実施例）図７は、本発明の第２の
実施例を示すブロック図、図８は図７の実施例のライト
・データ出力信号生成部３０２の構成を示すブロック
図、図９は図７の実施例の動作を説明するタイミングチ
ャート、図１０は図７の実施例のライト・イネーブル信
号生成部２００の構成を示すブロック図、図１１は図１
０のライト・イネーブル信号生成部２００の動作を説明
するタイミングチャートである。

【００２９】図７で示されるように、情報処理装置１０
２は、バス・インターフェイス部２０２と、バス・イン
ターフェイス部２０２にクロック信号４を供給するクロ
ック信号生成部３とから構成され、アドレス・バス１お
よびデータ・バス１０により、メモリ１００に接続され
るとともに、リード・ストローブ信号２およびライト・
イネーブル信号生成部２００を介して出力するライト・
ストローブ信号２１をメモリ１００に供給することによ
りメモリ１００にアクセスする。

【００３０】バス・インターフェイス部２０２は、ライ
ト・バッファ５、ライト・データ出力信号生成部３０２
を含み、アドレス・バス１、データ・バス１０と接続さ
れ、リード・ストローブ信号２をメモリ１００に出力
し、サイクル開始信号４０、リード／ライト信号４１を
ライト・イネーブル信号生成部２００に出力する。ライ
ト・イネーブル信号生成部２００は、クロック信号４、
サイクル開始信号４０、リード／ライト信号４１を入力
として、ライト・イネーブル信号４２を情報処理装置１
０２のライト・データ出力信号生成部３０２に、ライト
・ストローブ信号２１をメモリ１００にそれぞれ出力す
る。

【００３１】ライト・データ出力信号生成部３０２は、
ライト・イネーブル信号４２によってマスクされるライ
ト・データ出力信号３１をライト・バッファ５に出力す
る。クロック生成部３は、クロック信号４を発生し、ラ
イト・データ出力信号生成部３０２およびライト・イネ
ーブル信号生成部２００にクロック信号４を供給する。
ライト・バッファ５は、ライト・データ出力信号生成部
３０２から出力されるライト・データ出力信号３１がア
クティブの期間、ライト・データをデータ・バス１０に
出力する。

【００３２】図８に示されるように、ライト・データ出
力信号生成部３０２は、ライト・データ出力信号生成回
路３０３と、アンド回路６２とから構成されている。ラ
イト・データ出力信号生成回路３０３は、図１２の第１
の従来例のライト・データ出力信号生成回路７０３と同
じであり、ライト・データ出力信号３２を生成する。ア
ンド回路６２は、ライト・データ出力信号３２とライト
・イネーブル信号４２のＡＮＤをとったライト・データ
出力信号３１を出力する。

【００３３】次に図７に示す第２の実施例の動作につい
て図８および図９を参照して説明する。情報処理装置１
０２がリード・サイクルを起動すると、バス・インター
フェイス部２０２はリード・アドレスをアドレス・バス
１に出力し、リード・ストローブ信号２をアクティブに
し、メモリ１００からデータ・バス１０にリード・デー
タが出力される。前記のリード・データは、リード・ス
トローブ信号２の立ち上がりエッジにて情報処理装置１
０２にサンプリングされる。

【００３４】情報処理装置１０２がライト・サイクルを
起動すると、バス・インターフェイス部２０２はライト
・アドレスをアドレス・バス１に出力する。ライト・イ
ネーブル信号生成部２００は、サイクル開始信号４０、
リード／ライト信号４１、クロック信号４から作るライ
ト・イネーブル信号４２、ライト・ストローブ信号２１
をアクティブにする。ライト・データ出力信号生成部３
０２は、ライト・データ出力信号３２とライト・イネー
ブル信号４２のＡＮＤをとって、ライト・データ出力信
号３１をライト・バッファ５に出力する。ライト・バッ
ファ５は、ライト・データ出力信号３１がアクティブの
期間、ライト・データをデータ・バス１０に出力する。
ライト・ストローブ信号２１の立ち上がりエッジにてメ
モリ１００にライト・データが書き込まれる。

【００３５】図１０において示されるように、ライト・
イネーブル信号生成部２００は、サイクル開始信号４
０、リード／ライト信号４１、クロック信号４を入力と
して、ライト・イネーブル信号４２、ライト・ストロー
ブ信号２１を出力する。サイクル開始信号４０＝“１”
かつリード／ライト信号４１＝“０”の時、ＡＮＤ信号
７０＝“１”になり、サイクル開始信号４０＝“１”か
つリード／ライト信号４１＝“１”の時、ＡＮＤ信号７
２＝“１”になる。

【００３６】クロック信号４のレベル・ラッチ６５は、
クロック信号４＝“１”の時、ＡＮＤ信号７０をラッチ
信号７１として出力し、クロック信号４＝“０”の時、
クロック信号４の立ち下がり時のラッチ信号７１の値を
保持する。

【００３７】Ｒ−Ｓフリップ・フロップ６４は、ラッチ
信号７１＝“１”かつクロック信号４＝“０”の時、ラ
イト・ストローブ信号２１＝“０”にし、ラッチ信号７
１＝“０”かつクロック信号４＝“０”の時、ライト・
ストローブ信号２１＝“１”にする。Ｒ−Ｓフリップ・
フロップ７４は、ラッチ信号７１＝“１”かつクロック
信号４＝“０”の時、ライト・イネーブル信号４２＝
“１”にし、ＡＮＤ信号７２＝“１”かつクロック信号
４＝“１”の時、ライト・イネーブル信号４２＝“０”
にする。

【００３８】このように第２の実施例は、情報処理装置
１０２に外部からライト・イネーブル信号４２を入力
し、ライト・データの出力タイミングを遅らせること
で、リード・データとライト・データの衝突を回避して
いる。

【００３９】

【発明の効果】以上説明したように本発明は、出力タイ
ミング調整手段が、情報処理装置が書き込み用のデータ
をデータ・バスに出力する際に、直前に先行する読み出
し用のデータがあっても、その読み出し用のデータがデ
ータ・バスから消えた後に、書き込み用のデータをデー
タ・バスに出力されるように、書き込み用のデータの出
力開始のタイミングを所定時間だけ遅延させることによ
り、データ・バス上にデータ衝突防止用の装置を特に設
けなくとも、またホルト状態を設定しなくとも、読み出
し用のデータと書き込み用のデータとがデータ・バス上
で衝突することがなくなるという効果がある。

【図面の簡単な説明】

【図１】本発明の情報処理装置の第１の実施例を示すブ
ロック図である。

【図２】図１の実施例の動作を示すタイミングチャート
である。

【図３】図１のライト・データ出力信号生成部の構成を
示すブロック図である。

【図４】図３におけるライト・データ出力信号生成部の
動作を示すタイミングチャートである。

【図５】図１におけるライト・ストローブ信号生成部の
構成を示すブロック図である。

【図６】図５で示されるライト・ストローブ信号生成部
の動作を示すタイミングチャートである。

【図７】本発明の第２の実施例を示すブロック図であ
る。

【図８】図７の実施例におけるデータ出力信号生成部の
構成を示すブロック図である。

【図９】図７の実施例の動作を示すタイミングチャート
である。

【図１０】図７の実施例におけるライト・イネーブル信
号生成部の構成を示すブロック図である。

【図１１】図１０で示されるライト・イネーブル信号生
成部の動作を示すタイミングチャートである。

【図１２】従来例を示すブロック図である。

【図１３】図１２の従来例の動作を示すタイミングチャ
ートである。

【符号の説明】

１アドレス・バス２リード・ストローブ信号３クロック信号生成部４クロック信号５ライト・バッファ６ライト・モード・レジスタ７ライト・モード信号１０データ・バス２０，２１，２２，５５ライト・ストローブ信号３０，３１，３２，５１データ出力信号４０サイクル開始信号４１リード／ライト信号４２ライト・イネーブル信号６２，６８アンド回路６３インバーター６４，７４Ｒ−Ｓフリップ・フロップ６５クロック信号４のレベル・ラッチ６６，６７Ｄラッチ６９ＮＯＲゲート７０，７２，７５ＡＮＤ信号７１，７３ラッチ信号８１，８２３ステート・バッファ１００メモリ１０１，１０２情報処理装置１０３主情報処理装置２０１，２０２バス・インターフェイス部２００ライト・イネーブル信号生成部２３０双方向バッファ３０１ライト・データ出力信号生成部３０２ライト・データ出力信号生成部３０３ライト・データ出力信号生成回路３０５，３１５信号遅延回路３１０ライト・ストローブ信号生成部３２０，３３０信号選択回路

Claims

【特許請求の範囲】

【請求項１】アドレス・バスを介してアドレス信号を
メモリに与えるとともに、リード・ストローブ信号また
はライト・ストローブ信号を前記メモリに与えて、前記
アドレス信号の示す前記メモリのアドレスのデータをデ
ータ・バスを介して読み出し、または前記アドレス信号
の示す前記メモリのアドレスにデータ・バスを介してデ
ータを書き込むことをクロック信号に同期して行なう情
報処理処理装置であって、前記書き込み用のデータは、直前に先行する読み出し用
のデータが前記データ・バスから消えた後に前記データ
・バスに出力されるように、前記書き込み用のデータの
出力開始のタイミングを所定時間だけ遅延させるととも
に、前記遅延させられた書き込み用のデータの出力開始
のタイミングに合わせて前記ライト・ストローブ信号を
アクティブにさせる出力タイミング調整手段を有する情
報処理装置。
【請求項２】アドレス・バスを介してアドレス信号を
メモリに与えるとともに、リード・ストローブ信号また
はライト・ストローブ信号を前記メモリに与えて、前記
アドレス信号の示す前記メモリのアドレスのデータをデ
ータ・バスを介して読み出し、または前記アドレス信号
の示す前記メモリのアドレスにデータ・バスを介してデ
ータを書き込むことをクロック信号に同期して行なう情
報処理回路と、データの出力タイミングを遅延させるべき旨の遅延指示
があったときは、前記遅延指示を記憶する遅延指示記憶
手段と、前記遅延指示記憶手段が遅延指示を記憶している場合に
は、前記書き込み用のデータは、直前における先行する
読み出し用のデータが前記データ・バスから消えた後に
前記データ・バスに出力されるように、前記書き込み用
のデータの出力開始のタイミングを所定時間だけ遅延さ
せるとともに、前記遅延させられた書き込み用のデータ
の出力開始のタイミングに合わせて前記ライト・ストロ
ーブ信号をアクティブにさせる出力タイミング調整手段
とを有する情報処理装置。
【請求項３】前記情報処理回路と、遅延指示記憶手段
と、出力タイミング調整手段とは一体の半導体装置とし
て形成されている請求項２記載の情報処理装置。
【請求項４】前記出力タイミング調整手段は、前記遅
延をクロック信号の論理レベルが変化する時点に合わせ
て終了する請求項２記載の情報処理装置。
【請求項５】前記情報処理回路は少なくとも、前記デ
ータ・バスに接続されたライト・バッファと、クロック
信号を生成するクロック信号生成部と、クロック信号生
成部からクロック信号の供給を受けるとともに、前記遅
延指示記憶手段が遅延指示を記憶していない場合には、
ライト・ストローブ信号を通常のタイミングで出力し、
前記遅延指示記憶手段が遅延指示を記憶している場合に
は、ライト・ストローブ信号の出力タイミングを遅延さ
せクロック信号の論理レベルの変化に合わせてライト・
ストローブ信号を出力するライト・ストローブ信号生成
部と、クロック信号生成部からクロック信号の供給を受
けるとともに、前記遅延指示記憶手段が遅延指示を記憶
していない場合には、書き込み用のデータを通常のタイ
ミングでライト・バッファを介してデータ・バスに出力
し、前記遅延指示記憶手段が遅延指示を記憶している場
合には、書き込み用のデータの出力タイミングをライト
・ストローブ信号の出力タイミングに合わせて遅延さ
せ、ライト・バッファを介してデータ・バスに出力する
ライト・データ出力信号生成部とを有する請求項２記載
の情報処理装置。
【請求項６】アドレス・バスを介してアドレス信号を
メモリに与えるとともに、リード・ストローブ信号およ
びリードサイクルまたはライトサイクルを指示するリー
ド・ライト信号を出力し、前記アドレス信号の示す前記
メモリのアドレスのデータをデータ・バスを介して読み
出し、または前記アドレス信号の示す前記メモリのアド
レスにデータ・バスを介してデータを書き込むことをク
ロック信号に同期して行なう情報処理回路と、前記情報処理回路が出力するサイクル開始信号と、クロ
ック信号と、前記リード・ライト信号とから、ライトサ
イクルにおける前記書き込み用のデータは、直前に先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、出力タイミ
ングを遅延させたライト・ストローブ信号とライト・イ
ネーブル信号とを、それぞれ前記メモリと情報処理回路
とに出力するライト・イネーブル信号生成部と、ライト・イネーブル信号生成部からのライト・イネーブ
ル信号の出力タイミングに合わせて、書き込み用のデー
タの出力タイミングを遅延させる出力遅延回路とを有す
る情報処理装置。