JPH0736825A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0736825A JPH0736825A JP5182955A JP18295593A JPH0736825A JP H0736825 A JPH0736825 A JP H0736825A JP 5182955 A JP5182955 A JP 5182955A JP 18295593 A JP18295593 A JP 18295593A JP H0736825 A JPH0736825 A JP H0736825A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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Abstract
(57)【要約】
【目的】 データ・バスに外付け回路を設けることな
く、リード・サイクルとライト・サイクルの間にホルト
状態を入れることなく、リード・データとライト・デー
タの衝突を回避できる情報処理装置を提供する。 【構成】 ライト・モード・レジスタ6遅延指示が記憶
されている場合には、ライト・データ出力信号生成部3
01は、直前に先行する読み出し用のデータがデータ・
バスから消えた後に、書き込み用のデータをデータ・バ
スに出力されるように、前記書き込み用のデータの出力
開始のタイミングを所定時間だけ遅延させる。また、ラ
イト・ストローブ信号生成部310はライト・ストロー
ブ信号の出力タイミングを書き込み用のデータの出力タ
イミングに合わせる。したがって、データ・バス上にデ
ータ衝突防止用の装置を特に設けなくとも、読み出し用
のデータと、書き込み用のデータとがデータ・バス上で
衝突することはなくなる。
く、リード・サイクルとライト・サイクルの間にホルト
状態を入れることなく、リード・データとライト・デー
タの衝突を回避できる情報処理装置を提供する。 【構成】 ライト・モード・レジスタ6遅延指示が記憶
されている場合には、ライト・データ出力信号生成部3
01は、直前に先行する読み出し用のデータがデータ・
バスから消えた後に、書き込み用のデータをデータ・バ
スに出力されるように、前記書き込み用のデータの出力
開始のタイミングを所定時間だけ遅延させる。また、ラ
イト・ストローブ信号生成部310はライト・ストロー
ブ信号の出力タイミングを書き込み用のデータの出力タ
イミングに合わせる。したがって、データ・バス上にデ
ータ衝突防止用の装置を特に設けなくとも、読み出し用
のデータと、書き込み用のデータとがデータ・バス上で
衝突することはなくなる。
Description
【0001】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に入出力データ間の衝突を避けられる情報処理装置に
関する。
特に入出力データ間の衝突を避けられる情報処理装置に
関する。
【0002】
【従来の技術】情報処理装置がデータ・バスを通してメ
モリまたはI/O等のデバイスのデータをリードした
後、前記の情報処理装置がライト・サイクルを起動して
ライト・データをデータ・バスに出力すると、前記メモ
リまたはI/O等のデバイスのターン・オフ・レディが
大きいために、前記メモリまたはI/O等のデバイスが
出力したリード・データと前記情報処理装置が出力した
ライト・データとがデータ・バス上で衝突を起こす。
モリまたはI/O等のデバイスのデータをリードした
後、前記の情報処理装置がライト・サイクルを起動して
ライト・データをデータ・バスに出力すると、前記メモ
リまたはI/O等のデバイスのターン・オフ・レディが
大きいために、前記メモリまたはI/O等のデバイスが
出力したリード・データと前記情報処理装置が出力した
ライト・データとがデータ・バス上で衝突を起こす。
【0003】従来、情報処理装置とメモリまたはI/O
等のデバイス間のデータ・バス上に双方向バッファを設
けデータ・バスの方向制御を行い、前記のデータの衝突
を回避している(第1の従来例)。
等のデバイス間のデータ・バス上に双方向バッファを設
けデータ・バスの方向制御を行い、前記のデータの衝突
を回避している(第1の従来例)。
【0004】また、実開平3−37544号公報に示さ
れる様に、情報処理装置から発生するデバイスの選択信
号およびリード/ライト信号を入力して情報処理装置待
ち信号(HALT信号)を情報処理装置に供給する制御
手段を設け、リード・サイクル終了後にホルト状態を設
けることで前記のデータの衝突を回避することも提案さ
れている(第2の従来例)。
れる様に、情報処理装置から発生するデバイスの選択信
号およびリード/ライト信号を入力して情報処理装置待
ち信号(HALT信号)を情報処理装置に供給する制御
手段を設け、リード・サイクル終了後にホルト状態を設
けることで前記のデータの衝突を回避することも提案さ
れている(第2の従来例)。
【0005】以下、第1の従来例について図12のブロ
ック図および図13のタイミングチャートを参照して説
明する。図12で示されるように、情報処理装置503
は、バス・インターフェイス部603と、バス・インタ
ーフェイス部603にクロック信号4を供給するクロッ
ク信号生成部3とから構成され、アドレス・バス1を介
してメモリ500に、情報処理装置側データ・バス11
を介して双方向バッファ630にそれぞれ接続されると
ともに、リード・ストローブ信号2を双方向バッファ6
30およびメモリ500に、ライト・ストローブ信号2
2をメモリ500にそれぞれ出力する。
ック図および図13のタイミングチャートを参照して説
明する。図12で示されるように、情報処理装置503
は、バス・インターフェイス部603と、バス・インタ
ーフェイス部603にクロック信号4を供給するクロッ
ク信号生成部3とから構成され、アドレス・バス1を介
してメモリ500に、情報処理装置側データ・バス11
を介して双方向バッファ630にそれぞれ接続されると
ともに、リード・ストローブ信号2を双方向バッファ6
30およびメモリ500に、ライト・ストローブ信号2
2をメモリ500にそれぞれ出力する。
【0006】情報処理装置503のバス・インターフェ
イス部603は、ライト・バッファ5と、ライト・デー
タ出力信号生成回路703と、ライト・ストローブ信号
生成回路711とから構成されている。ライト・バッフ
ァ5は、ライト・データ出力信号生成回路703から出
力されるライト・データ出力信号32がアクティブの期
間、ライト・データを情報処理装置側データ・バス11
に出力する。ライト・バッファ5は、ライト・データ出
力信号生成回路703から出力されるライト・データ出
力信号32がアクティブの期間、ライト・データを情報
処理装置側データ・バス11に出力する。ライト・デー
タ出力信号生成回路703は、クロック信号をクロック
信号生成部3から供給され、ライト・データ出力信号3
2を生成し、ライト・バッファ5に出力する。ライト・
ストローブ信号生成回路711は、クロック信号4をク
ロック信号生成部3から供給され、ライト・ストローブ
信号22を生成する。
イス部603は、ライト・バッファ5と、ライト・デー
タ出力信号生成回路703と、ライト・ストローブ信号
生成回路711とから構成されている。ライト・バッフ
ァ5は、ライト・データ出力信号生成回路703から出
力されるライト・データ出力信号32がアクティブの期
間、ライト・データを情報処理装置側データ・バス11
に出力する。ライト・バッファ5は、ライト・データ出
力信号生成回路703から出力されるライト・データ出
力信号32がアクティブの期間、ライト・データを情報
処理装置側データ・バス11に出力する。ライト・デー
タ出力信号生成回路703は、クロック信号をクロック
信号生成部3から供給され、ライト・データ出力信号3
2を生成し、ライト・バッファ5に出力する。ライト・
ストローブ信号生成回路711は、クロック信号4をク
ロック信号生成部3から供給され、ライト・ストローブ
信号22を生成する。
【0007】双方向バッファ630は、リード・ストロ
ーブ信号2でデータ・バスの方向制御を行い、リード・
ストローブ信号2がアクティブの時、メモリ側データ・
バス12からのデータを情報処理装置側データ・バス1
1に出力し、リード・ストローブ信号2がインアクティ
ブの時、情報処理装置側データ・バス11からのデータ
をメモリ側データ・バス12に出力する。
ーブ信号2でデータ・バスの方向制御を行い、リード・
ストローブ信号2がアクティブの時、メモリ側データ・
バス12からのデータを情報処理装置側データ・バス1
1に出力し、リード・ストローブ信号2がインアクティ
ブの時、情報処理装置側データ・バス11からのデータ
をメモリ側データ・バス12に出力する。
【0008】次に図12に示す第1の従来例の動作につ
いて、図13を参照して説明する。情報処理装置503
がリード・サイクルを起動すると、バス・インターフェ
イス部603はリード・アドレスをアドレス・バス1に
出力し、リード・ストローブ信号2をアクティブにす
る。これにより、メモリ500からはリード・データが
メモリ側データ・バス12に出力される。リード・スト
ローブ信号2がアクティブであるので、前記のリード・
データは双方向バッファ630から情報処理装置側デー
タ・バス11に出力され、リード・ストローブ信号2の
立ち上がりエッジにて情報処理装置503にサンプリン
グされる。
いて、図13を参照して説明する。情報処理装置503
がリード・サイクルを起動すると、バス・インターフェ
イス部603はリード・アドレスをアドレス・バス1に
出力し、リード・ストローブ信号2をアクティブにす
る。これにより、メモリ500からはリード・データが
メモリ側データ・バス12に出力される。リード・スト
ローブ信号2がアクティブであるので、前記のリード・
データは双方向バッファ630から情報処理装置側デー
タ・バス11に出力され、リード・ストローブ信号2の
立ち上がりエッジにて情報処理装置503にサンプリン
グされる。
【0009】情報処理装置503がライト・サイクルを
起動すると、バス・インターフェイス部603はライト
・アドレスをアドレス・バス1に出力し、ライト・スト
ローブ信号生成回路711はライト・ストローブ信号2
2をアクティブにし、ライト・データ出力信号生成回路
703はライト・データ出力信号32をアクティブに
し、ライト・バッファ5はライト・データ出力信号32
がアクティブな期間、ライト・データを情報処理装置側
データ・バス11に出力する。リード・ストローブ信号
2がインアクティブであるので、前記のライト・データ
は双方向バッファ630からメモリ側データ・バス12
に出力され、ライト・ストローブ信号22の立ち上がり
エッジにてメモリ500にライト・データが書き込まれ
る。
起動すると、バス・インターフェイス部603はライト
・アドレスをアドレス・バス1に出力し、ライト・スト
ローブ信号生成回路711はライト・ストローブ信号2
2をアクティブにし、ライト・データ出力信号生成回路
703はライト・データ出力信号32をアクティブに
し、ライト・バッファ5はライト・データ出力信号32
がアクティブな期間、ライト・データを情報処理装置側
データ・バス11に出力する。リード・ストローブ信号
2がインアクティブであるので、前記のライト・データ
は双方向バッファ630からメモリ側データ・バス12
に出力され、ライト・ストローブ信号22の立ち上がり
エッジにてメモリ500にライト・データが書き込まれ
る。
【0010】外付けの双方向バッファ630は、一般的
にTTLで構成されており、外付けの双方向バッファ6
30のターン・オフ・レディT1は、メモリ500のタ
ーン・オフ・レディT2よりも短い。そのため、情報処
理装置側データ・バス11でのデータの衝突を回避でき
る。また、ライト・データ出力信号32およびライト・
ストローブ信号22は、常に同じタイミングで出力さ
れ、出力タイミングを変化させることは出来ない。
にTTLで構成されており、外付けの双方向バッファ6
30のターン・オフ・レディT1は、メモリ500のタ
ーン・オフ・レディT2よりも短い。そのため、情報処
理装置側データ・バス11でのデータの衝突を回避でき
る。また、ライト・データ出力信号32およびライト・
ストローブ信号22は、常に同じタイミングで出力さ
れ、出力タイミングを変化させることは出来ない。
【0011】
【発明が解決しようとする課題】前述した第1の従来例
の弊害としては、メモリ側データ・バスではデータが衝
突する(図10のT2の期間)、また、余分な双方向出
力バッファ630が必要であることが挙げられる。第2
の従来例の弊害としては、リード・サイクル終了後にホ
ルト状態を設けるために、ホルト状態に必要な期間分、
次のサイクルを開始するのが遅れることが挙げられる。
の弊害としては、メモリ側データ・バスではデータが衝
突する(図10のT2の期間)、また、余分な双方向出
力バッファ630が必要であることが挙げられる。第2
の従来例の弊害としては、リード・サイクル終了後にホ
ルト状態を設けるために、ホルト状態に必要な期間分、
次のサイクルを開始するのが遅れることが挙げられる。
【0012】本発明は上記問題点に鑑み、データ・バス
に外付け回路を設けることなく、リード・サイクルとラ
イト・サイクルの間にホルト状態を入れることなく、リ
ード・データとライト・データの衝突を回避できる情報
処理装置を提供することを目的とする。
に外付け回路を設けることなく、リード・サイクルとラ
イト・サイクルの間にホルト状態を入れることなく、リ
ード・データとライト・データの衝突を回避できる情報
処理装置を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明の情報処理装置
は、アドレス・バスを介してアドレス信号をメモリに与
えるとともに、リード・ストローブ信号またはライト・
ストローブ信号を前記メモリに与えて、前記アドレス信
号の示す前記メモリのアドレスのデータをデータ・バス
を介して読み出し、または前記アドレス信号の示す前記
メモリのアドレスにデータ・バスを介してデータを書き
込むことをクロック信号に同期して行なう情報処理処理
装置であって、前記書き込み用のデータは、直前に先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、前記書き込
み用のデータの出力開始のタイミングを所定時間だけ遅
延させるとともに、前記遅延させられた書き込み用のデ
ータの出力開始のタイミングに合わせて前記ライト・ス
トローブ信号をアクティブにさせる出力タイミング調整
手段を有する。
は、アドレス・バスを介してアドレス信号をメモリに与
えるとともに、リード・ストローブ信号またはライト・
ストローブ信号を前記メモリに与えて、前記アドレス信
号の示す前記メモリのアドレスのデータをデータ・バス
を介して読み出し、または前記アドレス信号の示す前記
メモリのアドレスにデータ・バスを介してデータを書き
込むことをクロック信号に同期して行なう情報処理処理
装置であって、前記書き込み用のデータは、直前に先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、前記書き込
み用のデータの出力開始のタイミングを所定時間だけ遅
延させるとともに、前記遅延させられた書き込み用のデ
ータの出力開始のタイミングに合わせて前記ライト・ス
トローブ信号をアクティブにさせる出力タイミング調整
手段を有する。
【0014】また、本発明の情報処理装置は、アドレス
・バスを介してアドレス信号をメモリに与えるととも
に、リード・ストローブ信号またはライト・ストローブ
信号を前記メモリに与えて、前記アドレス信号の示す前
記メモリのアドレスのデータをデータ・バスを介して読
み出し、または前記アドレス信号の示す前記メモリのア
ドレスにデータ・バスを介してデータを書き込むことを
クロック信号に同期して行なう情報処理回路と、データ
の出力タイミングを遅延させるべき旨の遅延指示があっ
たときは、前記遅延指示を記憶する遅延指示記憶手段
と、前記遅延指示記憶手段が遅延指示を記憶している場
合には、前記書き込み用のデータは、直前における先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、前記書き込
み用のデータの出力開始のタイミングを所定時間だけ遅
延させるとともに、前記遅延させられた書き込み用のデ
ータの出力開始のタイミングに合わせて前記ライト・ス
トローブ信号をアクティブにさせる出力タイミング調整
手段とを有する。
・バスを介してアドレス信号をメモリに与えるととも
に、リード・ストローブ信号またはライト・ストローブ
信号を前記メモリに与えて、前記アドレス信号の示す前
記メモリのアドレスのデータをデータ・バスを介して読
み出し、または前記アドレス信号の示す前記メモリのア
ドレスにデータ・バスを介してデータを書き込むことを
クロック信号に同期して行なう情報処理回路と、データ
の出力タイミングを遅延させるべき旨の遅延指示があっ
たときは、前記遅延指示を記憶する遅延指示記憶手段
と、前記遅延指示記憶手段が遅延指示を記憶している場
合には、前記書き込み用のデータは、直前における先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、前記書き込
み用のデータの出力開始のタイミングを所定時間だけ遅
延させるとともに、前記遅延させられた書き込み用のデ
ータの出力開始のタイミングに合わせて前記ライト・ス
トローブ信号をアクティブにさせる出力タイミング調整
手段とを有する。
【0015】この情報処理装置においては、前記情報処
理回路と、遅延指示記憶手段と、出力タイミング調整手
段とは一体の半導体装置として形成されているのが好ま
しく、前記出力タイミング調整手段は、前記遅延をクロ
ック信号の論理レベルが変化する時点に合わせて終了す
るのも好ましい。さらには、前記情報処理回路は少なく
とも、前記データ・バスに接続されたライト・バッファ
と、クロック信号を生成するクロック信号生成部と、ク
ロック信号生成部からクロック信号の供給を受けるとと
もに、前記遅延指示記憶手段が遅延指示を記憶していな
い場合には、ライト・ストローブ信号を通常のタイミン
グで出力し、前記遅延指示記憶手段が遅延指示を記憶し
ている場合には、ライト・ストローブ信号の出力タイミ
ングを遅延させクロック信号の論理レベルの変化に合わ
せてライト・ストローブ信号を出力するライト・ストロ
ーブ信号生成部と、クロック信号生成部からクロック信
号の供給を受けるとともに、前記遅延指示記憶手段が遅
延指示を記憶していない場合には、書き込み用のデータ
を通常のタイミングでライト・バッファを介してデータ
・バスに出力し、前記遅延指示記憶手段が遅延指示を記
憶している場合には、書き込み用のデータの出力タイミ
ングをライト・ストローブ信号の出力タイミングに合わ
せて遅延させ、ライト・バッファを介してデータ・バス
に出力するライト・データ出力信号生成部とを有するの
が好ましい。
理回路と、遅延指示記憶手段と、出力タイミング調整手
段とは一体の半導体装置として形成されているのが好ま
しく、前記出力タイミング調整手段は、前記遅延をクロ
ック信号の論理レベルが変化する時点に合わせて終了す
るのも好ましい。さらには、前記情報処理回路は少なく
とも、前記データ・バスに接続されたライト・バッファ
と、クロック信号を生成するクロック信号生成部と、ク
ロック信号生成部からクロック信号の供給を受けるとと
もに、前記遅延指示記憶手段が遅延指示を記憶していな
い場合には、ライト・ストローブ信号を通常のタイミン
グで出力し、前記遅延指示記憶手段が遅延指示を記憶し
ている場合には、ライト・ストローブ信号の出力タイミ
ングを遅延させクロック信号の論理レベルの変化に合わ
せてライト・ストローブ信号を出力するライト・ストロ
ーブ信号生成部と、クロック信号生成部からクロック信
号の供給を受けるとともに、前記遅延指示記憶手段が遅
延指示を記憶していない場合には、書き込み用のデータ
を通常のタイミングでライト・バッファを介してデータ
・バスに出力し、前記遅延指示記憶手段が遅延指示を記
憶している場合には、書き込み用のデータの出力タイミ
ングをライト・ストローブ信号の出力タイミングに合わ
せて遅延させ、ライト・バッファを介してデータ・バス
に出力するライト・データ出力信号生成部とを有するの
が好ましい。
【0016】さらに、本発明の情報処理装置は、アドレ
ス・バスを介してアドレス信号をメモリに与えるととも
に、リード・ストローブ信号およびリードサイクルまた
はライトサイクルを指示するリード・ライト信号を前記
メモリに与えて、前記アドレス信号の示す前記メモリの
アドレスのデータをデータ・バスを介して読み出し、ま
たは前記アドレス信号の示す前記メモリのアドレスにデ
ータ・バスを介してデータを書き込むことをクロック信
号に同期して行なう情報処理回路と、前記情報処理回路
が出力するサイクル開始信号と、クロック信号と、前記
リード・ライト信号とから、ライトサイクルにおける前
記書き込み用のデータは、直前に先行する読み出し用の
データが前記データ・バスから消えた後に前記データ・
バスに出力されるように、出力タイミングを遅延させた
ライト・ストローブ信号とライト・イネーブル信号と
を、それぞれ前記メモリと情報処理回路とに出力するラ
イト・イネーブル信号生成部と、ライト・イネーブル信
号生成部からのライト・イネーブル信号の出力タイミン
グに合わせて、書き込み用のデータの出力タイミングを
遅延させる出力遅延回路とを有する。
ス・バスを介してアドレス信号をメモリに与えるととも
に、リード・ストローブ信号およびリードサイクルまた
はライトサイクルを指示するリード・ライト信号を前記
メモリに与えて、前記アドレス信号の示す前記メモリの
アドレスのデータをデータ・バスを介して読み出し、ま
たは前記アドレス信号の示す前記メモリのアドレスにデ
ータ・バスを介してデータを書き込むことをクロック信
号に同期して行なう情報処理回路と、前記情報処理回路
が出力するサイクル開始信号と、クロック信号と、前記
リード・ライト信号とから、ライトサイクルにおける前
記書き込み用のデータは、直前に先行する読み出し用の
データが前記データ・バスから消えた後に前記データ・
バスに出力されるように、出力タイミングを遅延させた
ライト・ストローブ信号とライト・イネーブル信号と
を、それぞれ前記メモリと情報処理回路とに出力するラ
イト・イネーブル信号生成部と、ライト・イネーブル信
号生成部からのライト・イネーブル信号の出力タイミン
グに合わせて、書き込み用のデータの出力タイミングを
遅延させる出力遅延回路とを有する。
【0017】
【作用】出力タイミング調整手段は、情報処理装置が書
き込み用のデータをデータ・バスに出力する際に、直前
に先行する読み出し用のデータがあっても、その読み出
し用のデータがデータ・バスから消えた後に、書き込み
用のデータをデータ・バスに出力されるように、前記書
き込み用のデータの出力開始のタイミングを所定時間だ
け遅延させる。したがって、データ・バス上にデータ衝
突防止用の装置を特に設けなくとも、読み出し用のデー
タと、書き込み用のデータとがデータ・バス上で衝突す
ることはなくなる。
き込み用のデータをデータ・バスに出力する際に、直前
に先行する読み出し用のデータがあっても、その読み出
し用のデータがデータ・バスから消えた後に、書き込み
用のデータをデータ・バスに出力されるように、前記書
き込み用のデータの出力開始のタイミングを所定時間だ
け遅延させる。したがって、データ・バス上にデータ衝
突防止用の装置を特に設けなくとも、読み出し用のデー
タと、書き込み用のデータとがデータ・バス上で衝突す
ることはなくなる。
【0018】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明の情報処理装置の第1の実
施例を示すブロック図、図2は図1の実施例の動作を説
明するタイミングチャート図、図3は図1の実施例のラ
イト・データ出力信号生成部301の構成を示すブロッ
ク図、図4は図3のライト・データ出力信号生成部30
1の動作を示すタイミングチャート、図5は図1の実施
例のライト・ストローブ信号生成部310の構成を示す
ブロック図である。
て説明する。図1は、本発明の情報処理装置の第1の実
施例を示すブロック図、図2は図1の実施例の動作を説
明するタイミングチャート図、図3は図1の実施例のラ
イト・データ出力信号生成部301の構成を示すブロッ
ク図、図4は図3のライト・データ出力信号生成部30
1の動作を示すタイミングチャート、図5は図1の実施
例のライト・ストローブ信号生成部310の構成を示す
ブロック図である。
【0019】図1で示されるように、情報処理装置10
1は例えばCPUとして用いられるものであって、バス
・インターフェイス部201と、バス・インターフェイ
ス部201にクロック信号4を供給するクロック信号生
成部3とから構成され、アドレス・バス1およびデータ
・バス10により、メモリ100に接続されるととも
に、リード・ストローブ信号2、ライト・ストローブ信
号20をメモリ100に出力することにより、メモリ1
00にアクセスする。
1は例えばCPUとして用いられるものであって、バス
・インターフェイス部201と、バス・インターフェイ
ス部201にクロック信号4を供給するクロック信号生
成部3とから構成され、アドレス・バス1およびデータ
・バス10により、メモリ100に接続されるととも
に、リード・ストローブ信号2、ライト・ストローブ信
号20をメモリ100に出力することにより、メモリ1
00にアクセスする。
【0020】情報処理装置101のバス・インターフェ
イス部201は、ライト・バッファ5、ライト・モード
・レジスタ6、ライト・データ出力信号生成部301、
ライト・ストローブ信号生成部310から構成されてい
る。ライト・バッファ5は、ライト・データ出力信号生
成部301から出力されるライト・データ出力信号30
がアクティブの期間、ライト・データをデータ・バス1
0に出力する。ライト・モード・レジスタ6は、ライト
・データの出力タイミングに関する情報を記憶する機能
を持ち、ライト・モード信号7を出力することによって
ライト・データの出力タイミングに関する情報をライト
・ストローブ信号生成部310およびライト・データ出
力信号生成部301に伝える。
イス部201は、ライト・バッファ5、ライト・モード
・レジスタ6、ライト・データ出力信号生成部301、
ライト・ストローブ信号生成部310から構成されてい
る。ライト・バッファ5は、ライト・データ出力信号生
成部301から出力されるライト・データ出力信号30
がアクティブの期間、ライト・データをデータ・バス1
0に出力する。ライト・モード・レジスタ6は、ライト
・データの出力タイミングに関する情報を記憶する機能
を持ち、ライト・モード信号7を出力することによって
ライト・データの出力タイミングに関する情報をライト
・ストローブ信号生成部310およびライト・データ出
力信号生成部301に伝える。
【0021】ライト・データ出力信号生成部301は、
クロック信号4をクロック信号生成部3から供給され、
ライト・モード信号7の値によって出力タイミングが決
まるライト・データ出力信号30を生成し、ライト・バ
ッファ5に出力する。ライト・ストローブ信号生成部3
10は、クロック信号をクロック信号生成部3から供給
され、ライト・モード信号7の値によって出力タイミン
グが決まるライト・ストローブ信号20を生成する。ク
ロック生成部3は、クロック信号4を発生し、ライト・
データ出力信号生成部301およびライト・ストローブ
信号生成部310にクロック信号4を供給する。
クロック信号4をクロック信号生成部3から供給され、
ライト・モード信号7の値によって出力タイミングが決
まるライト・データ出力信号30を生成し、ライト・バ
ッファ5に出力する。ライト・ストローブ信号生成部3
10は、クロック信号をクロック信号生成部3から供給
され、ライト・モード信号7の値によって出力タイミン
グが決まるライト・ストローブ信号20を生成する。ク
ロック生成部3は、クロック信号4を発生し、ライト・
データ出力信号生成部301およびライト・ストローブ
信号生成部310にクロック信号4を供給する。
【0022】次に図1の実施例の動作について図2を参
照して説明する。ここでは、ライト・モード・レジスタ
6に“1”が設定され、ライト・モード信号7=“1”
である場合について説明する(ライト・モード・レジス
タ6に“0”が設定されている場合には、情報処理装置
1は、前述の第1の従来例の情報処理装置103と同じ
動作をする)。
照して説明する。ここでは、ライト・モード・レジスタ
6に“1”が設定され、ライト・モード信号7=“1”
である場合について説明する(ライト・モード・レジス
タ6に“0”が設定されている場合には、情報処理装置
1は、前述の第1の従来例の情報処理装置103と同じ
動作をする)。
【0023】情報処理装置101がリード・サイクルを
起動すると、バス・インターフェイス部201はリード
・アドレスをアドレス・バス1に出力し、リード・スト
ローブ信号2をアクティブにし、メモリ100からデー
タ・バス10にリード・データが出力される。前記のリ
ード・データは、リード・ストローブ信号2の立ち上が
りエッジにて情報処理装置101にサンプリングされ
る。
起動すると、バス・インターフェイス部201はリード
・アドレスをアドレス・バス1に出力し、リード・スト
ローブ信号2をアクティブにし、メモリ100からデー
タ・バス10にリード・データが出力される。前記のリ
ード・データは、リード・ストローブ信号2の立ち上が
りエッジにて情報処理装置101にサンプリングされ
る。
【0024】情報処理装置101がライト・サイクルを
起動すると、バス・インターフェイス部201はライト
・アドレスをアドレス・バス1に出力する。ライト・デ
ータ出力信号生成部301はライト・モード信号7=
“1”であると、ライト・モード信号7=“0”の時よ
りアクティブになるタイミングがT3だけ遅れたライト
・データ出力信号30を出力する。同様に、ライト・ス
トローブ信号生成部310はライト・モード信号7=
“1”であると、ライト・モード信号7=“0”の時よ
りアクティブになるタイミングがT3だけ遅れたライト
・ストローブ信号20を出力する。ライト・バッファ5
はライト・データ出力信号30アクティブでライト・デ
ータをデータ・バス10に出力する。ライト・ストロー
ブ信号20の立ち上がりエッジにてメモリ100にライ
ト・データが書き込まれる。
起動すると、バス・インターフェイス部201はライト
・アドレスをアドレス・バス1に出力する。ライト・デ
ータ出力信号生成部301はライト・モード信号7=
“1”であると、ライト・モード信号7=“0”の時よ
りアクティブになるタイミングがT3だけ遅れたライト
・データ出力信号30を出力する。同様に、ライト・ス
トローブ信号生成部310はライト・モード信号7=
“1”であると、ライト・モード信号7=“0”の時よ
りアクティブになるタイミングがT3だけ遅れたライト
・ストローブ信号20を出力する。ライト・バッファ5
はライト・データ出力信号30アクティブでライト・デ
ータをデータ・バス10に出力する。ライト・ストロー
ブ信号20の立ち上がりエッジにてメモリ100にライ
ト・データが書き込まれる。
【0025】図3および図4で示されるように、ライト
・データ出力信号生成部301は、ライト・データ出力
信号生成回路303、信号遅延回路305、信号選択回
路320から構成されている。ライト・データ出力信号
生成回路303は、図12で示される第1の従来例のラ
イト・データ出力信号生成部と同じであり、ライト・デ
ータ出力信号32を生成する。信号遅延回路305は、
ライト・データ出力信号32よりアクティブになるタイ
ミングがT3だけ遅いライト・データ出力信号51を生
成する。Dラッチ66は、クロック信号4の立ち下がり
毎にデータ出力信号32をラッチした信号であるラッチ
信号73を出力していて、データ出力信号51は、ラッ
チ信号73とデータ出力信号32とのANDをアンド回
路68でとることにより生成される。信号選択回路32
0は、ライト・モード信号7=“0”の時、ライト・デ
ータ出力信号32をライト・データ出力信号30として
出力し、ライト・モード信号7=“1”の時、ライト・
データ出力信号51をライト・データ出力信号30とし
て出力する。
・データ出力信号生成部301は、ライト・データ出力
信号生成回路303、信号遅延回路305、信号選択回
路320から構成されている。ライト・データ出力信号
生成回路303は、図12で示される第1の従来例のラ
イト・データ出力信号生成部と同じであり、ライト・デ
ータ出力信号32を生成する。信号遅延回路305は、
ライト・データ出力信号32よりアクティブになるタイ
ミングがT3だけ遅いライト・データ出力信号51を生
成する。Dラッチ66は、クロック信号4の立ち下がり
毎にデータ出力信号32をラッチした信号であるラッチ
信号73を出力していて、データ出力信号51は、ラッ
チ信号73とデータ出力信号32とのANDをアンド回
路68でとることにより生成される。信号選択回路32
0は、ライト・モード信号7=“0”の時、ライト・デ
ータ出力信号32をライト・データ出力信号30として
出力し、ライト・モード信号7=“1”の時、ライト・
データ出力信号51をライト・データ出力信号30とし
て出力する。
【0026】図5および図6で示されるように、ライト
・ストローブ信号生成回路311はライト・ストローブ
信号22を生成し、信号遅延回路315は、ライト・ス
トローブ信号22よりアクティブになるタイミングがT
3だけ遅いライト・データ出力信号55を生成する。信
号遅延回路315の動作論理は、ライト・ストローブ信
号22がロウ・アクティブな点を除けば、信号遅延回路
305と同じである。信号選択回路330の動作論理
は、信号選択回路320と同じである。
・ストローブ信号生成回路311はライト・ストローブ
信号22を生成し、信号遅延回路315は、ライト・ス
トローブ信号22よりアクティブになるタイミングがT
3だけ遅いライト・データ出力信号55を生成する。信
号遅延回路315の動作論理は、ライト・ストローブ信
号22がロウ・アクティブな点を除けば、信号遅延回路
305と同じである。信号選択回路330の動作論理
は、信号選択回路320と同じである。
【0027】上述したように第1の実施例は、ライト・
モード・レジスタ6に“1”を設定することにより、ラ
イト・データ出力信号30およびライト・ストローブ信
号20のアクティブになるタイミングを第1の従来例よ
りT3だけ遅らせ、リード・データとライト・データの
衝突を回避している。
モード・レジスタ6に“1”を設定することにより、ラ
イト・データ出力信号30およびライト・ストローブ信
号20のアクティブになるタイミングを第1の従来例よ
りT3だけ遅らせ、リード・データとライト・データの
衝突を回避している。
【0028】(第2の実施例)図7は、本発明の第2の
実施例を示すブロック図、図8は図7の実施例のライト
・データ出力信号生成部302の構成を示すブロック
図、図9は図7の実施例の動作を説明するタイミングチ
ャート、図10は図7の実施例のライト・イネーブル信
号生成部200の構成を示すブロック図、図11は図1
0のライト・イネーブル信号生成部200の動作を説明
するタイミングチャートである。
実施例を示すブロック図、図8は図7の実施例のライト
・データ出力信号生成部302の構成を示すブロック
図、図9は図7の実施例の動作を説明するタイミングチ
ャート、図10は図7の実施例のライト・イネーブル信
号生成部200の構成を示すブロック図、図11は図1
0のライト・イネーブル信号生成部200の動作を説明
するタイミングチャートである。
【0029】図7で示されるように、情報処理装置10
2は、バス・インターフェイス部202と、バス・イン
ターフェイス部202にクロック信号4を供給するクロ
ック信号生成部3とから構成され、アドレス・バス1お
よびデータ・バス10により、メモリ100に接続され
るとともに、リード・ストローブ信号2およびライト・
イネーブル信号生成部200を介して出力するライト・
ストローブ信号21をメモリ100に供給することによ
りメモリ100にアクセスする。
2は、バス・インターフェイス部202と、バス・イン
ターフェイス部202にクロック信号4を供給するクロ
ック信号生成部3とから構成され、アドレス・バス1お
よびデータ・バス10により、メモリ100に接続され
るとともに、リード・ストローブ信号2およびライト・
イネーブル信号生成部200を介して出力するライト・
ストローブ信号21をメモリ100に供給することによ
りメモリ100にアクセスする。
【0030】バス・インターフェイス部202は、ライ
ト・バッファ5、ライト・データ出力信号生成部302
を含み、アドレス・バス1、データ・バス10と接続さ
れ、リード・ストローブ信号2をメモリ100に出力
し、サイクル開始信号40、リード/ライト信号41を
ライト・イネーブル信号生成部200に出力する。ライ
ト・イネーブル信号生成部200は、クロック信号4、
サイクル開始信号40、リード/ライト信号41を入力
として、ライト・イネーブル信号42を情報処理装置1
02のライト・データ出力信号生成部302に、ライト
・ストローブ信号21をメモリ100にそれぞれ出力す
る。
ト・バッファ5、ライト・データ出力信号生成部302
を含み、アドレス・バス1、データ・バス10と接続さ
れ、リード・ストローブ信号2をメモリ100に出力
し、サイクル開始信号40、リード/ライト信号41を
ライト・イネーブル信号生成部200に出力する。ライ
ト・イネーブル信号生成部200は、クロック信号4、
サイクル開始信号40、リード/ライト信号41を入力
として、ライト・イネーブル信号42を情報処理装置1
02のライト・データ出力信号生成部302に、ライト
・ストローブ信号21をメモリ100にそれぞれ出力す
る。
【0031】ライト・データ出力信号生成部302は、
ライト・イネーブル信号42によってマスクされるライ
ト・データ出力信号31をライト・バッファ5に出力す
る。クロック生成部3は、クロック信号4を発生し、ラ
イト・データ出力信号生成部302およびライト・イネ
ーブル信号生成部200にクロック信号4を供給する。
ライト・バッファ5は、ライト・データ出力信号生成部
302から出力されるライト・データ出力信号31がア
クティブの期間、ライト・データをデータ・バス10に
出力する。
ライト・イネーブル信号42によってマスクされるライ
ト・データ出力信号31をライト・バッファ5に出力す
る。クロック生成部3は、クロック信号4を発生し、ラ
イト・データ出力信号生成部302およびライト・イネ
ーブル信号生成部200にクロック信号4を供給する。
ライト・バッファ5は、ライト・データ出力信号生成部
302から出力されるライト・データ出力信号31がア
クティブの期間、ライト・データをデータ・バス10に
出力する。
【0032】図8に示されるように、ライト・データ出
力信号生成部302は、ライト・データ出力信号生成回
路303と、アンド回路62とから構成されている。ラ
イト・データ出力信号生成回路303は、図12の第1
の従来例のライト・データ出力信号生成回路703と同
じであり、ライト・データ出力信号32を生成する。ア
ンド回路62は、ライト・データ出力信号32とライト
・イネーブル信号42のANDをとったライト・データ
出力信号31を出力する。
力信号生成部302は、ライト・データ出力信号生成回
路303と、アンド回路62とから構成されている。ラ
イト・データ出力信号生成回路303は、図12の第1
の従来例のライト・データ出力信号生成回路703と同
じであり、ライト・データ出力信号32を生成する。ア
ンド回路62は、ライト・データ出力信号32とライト
・イネーブル信号42のANDをとったライト・データ
出力信号31を出力する。
【0033】次に図7に示す第2の実施例の動作につい
て図8および図9を参照して説明する。情報処理装置1
02がリード・サイクルを起動すると、バス・インター
フェイス部202はリード・アドレスをアドレス・バス
1に出力し、リード・ストローブ信号2をアクティブに
し、メモリ100からデータ・バス10にリード・デー
タが出力される。前記のリード・データは、リード・ス
トローブ信号2の立ち上がりエッジにて情報処理装置1
02にサンプリングされる。
て図8および図9を参照して説明する。情報処理装置1
02がリード・サイクルを起動すると、バス・インター
フェイス部202はリード・アドレスをアドレス・バス
1に出力し、リード・ストローブ信号2をアクティブに
し、メモリ100からデータ・バス10にリード・デー
タが出力される。前記のリード・データは、リード・ス
トローブ信号2の立ち上がりエッジにて情報処理装置1
02にサンプリングされる。
【0034】情報処理装置102がライト・サイクルを
起動すると、バス・インターフェイス部202はライト
・アドレスをアドレス・バス1に出力する。ライト・イ
ネーブル信号生成部200は、サイクル開始信号40、
リード/ライト信号41、クロック信号4から作るライ
ト・イネーブル信号42、ライト・ストローブ信号21
をアクティブにする。ライト・データ出力信号生成部3
02は、ライト・データ出力信号32とライト・イネー
ブル信号42のANDをとって、ライト・データ出力信
号31をライト・バッファ5に出力する。ライト・バッ
ファ5は、ライト・データ出力信号31がアクティブの
期間、ライト・データをデータ・バス10に出力する。
ライト・ストローブ信号21の立ち上がりエッジにてメ
モリ100にライト・データが書き込まれる。
起動すると、バス・インターフェイス部202はライト
・アドレスをアドレス・バス1に出力する。ライト・イ
ネーブル信号生成部200は、サイクル開始信号40、
リード/ライト信号41、クロック信号4から作るライ
ト・イネーブル信号42、ライト・ストローブ信号21
をアクティブにする。ライト・データ出力信号生成部3
02は、ライト・データ出力信号32とライト・イネー
ブル信号42のANDをとって、ライト・データ出力信
号31をライト・バッファ5に出力する。ライト・バッ
ファ5は、ライト・データ出力信号31がアクティブの
期間、ライト・データをデータ・バス10に出力する。
ライト・ストローブ信号21の立ち上がりエッジにてメ
モリ100にライト・データが書き込まれる。
【0035】図10において示されるように、ライト・
イネーブル信号生成部200は、サイクル開始信号4
0、リード/ライト信号41、クロック信号4を入力と
して、ライト・イネーブル信号42、ライト・ストロー
ブ信号21を出力する。サイクル開始信号40=“1”
かつリード/ライト信号41=“0”の時、AND信号
70=“1”になり、サイクル開始信号40=“1”か
つリード/ライト信号41=“1”の時、AND信号7
2=“1”になる。
イネーブル信号生成部200は、サイクル開始信号4
0、リード/ライト信号41、クロック信号4を入力と
して、ライト・イネーブル信号42、ライト・ストロー
ブ信号21を出力する。サイクル開始信号40=“1”
かつリード/ライト信号41=“0”の時、AND信号
70=“1”になり、サイクル開始信号40=“1”か
つリード/ライト信号41=“1”の時、AND信号7
2=“1”になる。
【0036】クロック信号4のレベル・ラッチ65は、
クロック信号4=“1”の時、AND信号70をラッチ
信号71として出力し、クロック信号4=“0”の時、
クロック信号4の立ち下がり時のラッチ信号71の値を
保持する。
クロック信号4=“1”の時、AND信号70をラッチ
信号71として出力し、クロック信号4=“0”の時、
クロック信号4の立ち下がり時のラッチ信号71の値を
保持する。
【0037】R−Sフリップ・フロップ64は、ラッチ
信号71=“1”かつクロック信号4=“0”の時、ラ
イト・ストローブ信号21=“0”にし、ラッチ信号7
1=“0”かつクロック信号4=“0”の時、ライト・
ストローブ信号21=“1”にする。R−Sフリップ・
フロップ74は、ラッチ信号71=“1”かつクロック
信号4=“0”の時、ライト・イネーブル信号42=
“1”にし、AND信号72=“1”かつクロック信号
4=“1”の時、ライト・イネーブル信号42=“0”
にする。
信号71=“1”かつクロック信号4=“0”の時、ラ
イト・ストローブ信号21=“0”にし、ラッチ信号7
1=“0”かつクロック信号4=“0”の時、ライト・
ストローブ信号21=“1”にする。R−Sフリップ・
フロップ74は、ラッチ信号71=“1”かつクロック
信号4=“0”の時、ライト・イネーブル信号42=
“1”にし、AND信号72=“1”かつクロック信号
4=“1”の時、ライト・イネーブル信号42=“0”
にする。
【0038】このように第2の実施例は、情報処理装置
102に外部からライト・イネーブル信号42を入力
し、ライト・データの出力タイミングを遅らせること
で、リード・データとライト・データの衝突を回避して
いる。
102に外部からライト・イネーブル信号42を入力
し、ライト・データの出力タイミングを遅らせること
で、リード・データとライト・データの衝突を回避して
いる。
【0039】
【発明の効果】以上説明したように本発明は、出力タイ
ミング調整手段が、情報処理装置が書き込み用のデータ
をデータ・バスに出力する際に、直前に先行する読み出
し用のデータがあっても、その読み出し用のデータがデ
ータ・バスから消えた後に、書き込み用のデータをデー
タ・バスに出力されるように、書き込み用のデータの出
力開始のタイミングを所定時間だけ遅延させることによ
り、データ・バス上にデータ衝突防止用の装置を特に設
けなくとも、またホルト状態を設定しなくとも、読み出
し用のデータと書き込み用のデータとがデータ・バス上
で衝突することがなくなるという効果がある。
ミング調整手段が、情報処理装置が書き込み用のデータ
をデータ・バスに出力する際に、直前に先行する読み出
し用のデータがあっても、その読み出し用のデータがデ
ータ・バスから消えた後に、書き込み用のデータをデー
タ・バスに出力されるように、書き込み用のデータの出
力開始のタイミングを所定時間だけ遅延させることによ
り、データ・バス上にデータ衝突防止用の装置を特に設
けなくとも、またホルト状態を設定しなくとも、読み出
し用のデータと書き込み用のデータとがデータ・バス上
で衝突することがなくなるという効果がある。
【図1】本発明の情報処理装置の第1の実施例を示すブ
ロック図である。
ロック図である。
【図2】図1の実施例の動作を示すタイミングチャート
である。
である。
【図3】図1のライト・データ出力信号生成部の構成を
示すブロック図である。
示すブロック図である。
【図4】図3におけるライト・データ出力信号生成部の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図5】図1におけるライト・ストローブ信号生成部の
構成を示すブロック図である。
構成を示すブロック図である。
【図6】図5で示されるライト・ストローブ信号生成部
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図7】本発明の第2の実施例を示すブロック図であ
る。
る。
【図8】図7の実施例におけるデータ出力信号生成部の
構成を示すブロック図である。
構成を示すブロック図である。
【図9】図7の実施例の動作を示すタイミングチャート
である。
である。
【図10】図7の実施例におけるライト・イネーブル信
号生成部の構成を示すブロック図である。
号生成部の構成を示すブロック図である。
【図11】図10で示されるライト・イネーブル信号生
成部の動作を示すタイミングチャートである。
成部の動作を示すタイミングチャートである。
【図12】従来例を示すブロック図である。
【図13】図12の従来例の動作を示すタイミングチャ
ートである。
ートである。
1 アドレス・バス 2 リード・ストローブ信号 3 クロック信号生成部 4 クロック信号 5 ライト・バッファ 6 ライト・モード・レジスタ 7 ライト・モード信号 10 データ・バス 20,21,22,55 ライト・ストローブ信号 30,31,32,51 データ出力信号 40 サイクル開始信号 41 リード/ライト信号 42 ライト・イネーブル信号 62,68 アンド回路 63 インバーター 64,74 R−Sフリップ・フロップ 65 クロック信号4のレベル・ラッチ 66,67 Dラッチ 69 NORゲート 70,72,75 AND信号 71,73 ラッチ信号 81,82 3ステート・バッファ 100 メモリ 101,102 情報処理装置 103 主情報処理装置 201,202 バス・インターフェイス部 200 ライト・イネーブル信号生成部 230 双方向バッファ 301 ライト・データ出力信号生成部 302 ライト・データ出力信号生成部 303 ライト・データ出力信号生成回路 305,315 信号遅延回路 310 ライト・ストローブ信号生成部 320,330 信号選択回路
Claims (6)
- 【請求項1】 アドレス・バスを介してアドレス信号を
メモリに与えるとともに、リード・ストローブ信号また
はライト・ストローブ信号を前記メモリに与えて、前記
アドレス信号の示す前記メモリのアドレスのデータをデ
ータ・バスを介して読み出し、または前記アドレス信号
の示す前記メモリのアドレスにデータ・バスを介してデ
ータを書き込むことをクロック信号に同期して行なう情
報処理処理装置であって、 前記書き込み用のデータは、直前に先行する読み出し用
のデータが前記データ・バスから消えた後に前記データ
・バスに出力されるように、前記書き込み用のデータの
出力開始のタイミングを所定時間だけ遅延させるととも
に、前記遅延させられた書き込み用のデータの出力開始
のタイミングに合わせて前記ライト・ストローブ信号を
アクティブにさせる出力タイミング調整手段を有する情
報処理装置。 - 【請求項2】 アドレス・バスを介してアドレス信号を
メモリに与えるとともに、リード・ストローブ信号また
はライト・ストローブ信号を前記メモリに与えて、前記
アドレス信号の示す前記メモリのアドレスのデータをデ
ータ・バスを介して読み出し、または前記アドレス信号
の示す前記メモリのアドレスにデータ・バスを介してデ
ータを書き込むことをクロック信号に同期して行なう情
報処理回路と、 データの出力タイミングを遅延させるべき旨の遅延指示
があったときは、前記遅延指示を記憶する遅延指示記憶
手段と、 前記遅延指示記憶手段が遅延指示を記憶している場合に
は、前記書き込み用のデータは、直前における先行する
読み出し用のデータが前記データ・バスから消えた後に
前記データ・バスに出力されるように、前記書き込み用
のデータの出力開始のタイミングを所定時間だけ遅延さ
せるとともに、前記遅延させられた書き込み用のデータ
の出力開始のタイミングに合わせて前記ライト・ストロ
ーブ信号をアクティブにさせる出力タイミング調整手段
とを有する情報処理装置。 - 【請求項3】 前記情報処理回路と、遅延指示記憶手段
と、出力タイミング調整手段とは一体の半導体装置とし
て形成されている請求項2記載の情報処理装置。 - 【請求項4】 前記出力タイミング調整手段は、前記遅
延をクロック信号の論理レベルが変化する時点に合わせ
て終了する請求項2記載の情報処理装置。 - 【請求項5】 前記情報処理回路は少なくとも、前記デ
ータ・バスに接続されたライト・バッファと、クロック
信号を生成するクロック信号生成部と、クロック信号生
成部からクロック信号の供給を受けるとともに、前記遅
延指示記憶手段が遅延指示を記憶していない場合には、
ライト・ストローブ信号を通常のタイミングで出力し、
前記遅延指示記憶手段が遅延指示を記憶している場合に
は、ライト・ストローブ信号の出力タイミングを遅延さ
せクロック信号の論理レベルの変化に合わせてライト・
ストローブ信号を出力するライト・ストローブ信号生成
部と、クロック信号生成部からクロック信号の供給を受
けるとともに、前記遅延指示記憶手段が遅延指示を記憶
していない場合には、書き込み用のデータを通常のタイ
ミングでライト・バッファを介してデータ・バスに出力
し、前記遅延指示記憶手段が遅延指示を記憶している場
合には、書き込み用のデータの出力タイミングをライト
・ストローブ信号の出力タイミングに合わせて遅延さ
せ、ライト・バッファを介してデータ・バスに出力する
ライト・データ出力信号生成部とを有する請求項2記載
の情報処理装置。 - 【請求項6】 アドレス・バスを介してアドレス信号を
メモリに与えるとともに、リード・ストローブ信号およ
びリードサイクルまたはライトサイクルを指示するリー
ド・ライト信号を出力し、前記アドレス信号の示す前記
メモリのアドレスのデータをデータ・バスを介して読み
出し、または前記アドレス信号の示す前記メモリのアド
レスにデータ・バスを介してデータを書き込むことをク
ロック信号に同期して行なう情報処理回路と、 前記情報処理回路が出力するサイクル開始信号と、クロ
ック信号と、前記リード・ライト信号とから、ライトサ
イクルにおける前記書き込み用のデータは、直前に先行
する読み出し用のデータが前記データ・バスから消えた
後に前記データ・バスに出力されるように、出力タイミ
ングを遅延させたライト・ストローブ信号とライト・イ
ネーブル信号とを、それぞれ前記メモリと情報処理回路
とに出力するライト・イネーブル信号生成部と、 ライト・イネーブル信号生成部からのライト・イネーブ
ル信号の出力タイミングに合わせて、書き込み用のデー
タの出力タイミングを遅延させる出力遅延回路とを有す
る情報処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5182955A JP2551338B2 (ja) | 1993-07-23 | 1993-07-23 | 情報処理装置 |
US08/719,271 US6021264A (en) | 1993-07-23 | 1996-09-24 | Data processing system capable of avoiding collision between read data and write data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5182955A JP2551338B2 (ja) | 1993-07-23 | 1993-07-23 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0736825A true JPH0736825A (ja) | 1995-02-07 |
JP2551338B2 JP2551338B2 (ja) | 1996-11-06 |
Family
ID=16127270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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