JPH10208483A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10208483A JPH10208483A JP9011387A JP1138797A JPH10208483A JP H10208483 A JPH10208483 A JP H10208483A JP 9011387 A JP9011387 A JP 9011387A JP 1138797 A JP1138797 A JP 1138797A JP H10208483 A JPH10208483 A JP H10208483A
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Abstract
(57)【要約】
【課題】 書込時のデータバスにおいてデータが高速に
遷移可能なＳＲＡＭを提供する。 【解決手段】 データラッチ回路１０１の出力ノード１
０２とデータバス１０５との間に、センスアンプイネー
ブル信号／ＳＥと外部書込イネーブル信号／ＷＥｉとに
応答して動作するクロックドインバータ１０４を設け、
データ書込時にこのクロックドインバータ１０４がオフ
するようにする。
遷移可能なＳＲＡＭを提供する。 【解決手段】 データラッチ回路１０１の出力ノード１
０２とデータバス１０５との間に、センスアンプイネー
ブル信号／ＳＥと外部書込イネーブル信号／ＷＥｉとに
応答して動作するクロックドインバータ１０４を設け、
データ書込時にこのクロックドインバータ１０４がオフ
するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、データバスにラッチが接続されたＳＲＡＭに
関する。
し、特に、データバスにラッチが接続されたＳＲＡＭに
関する。
【０００２】
【従来の技術】ＣＭＯＳ ＳＲＡＭにおいて直流電流が
流れるのは、入力バッファ初段、コラム電流、センスア
ンプである。しかし、この内、入力バッファ初段の小電
力化については、入力される入力信号の変化が検知でき
ないので不可能である。一方、コラム電流、センスアン
プについては、内部同期方式を用いることにより、メモ
リセルからワード線やセンスアンプを介してデータをあ
る一定時間読出した後、出力データ（読出データ）をラ
ッチし、ワード線やセンスアンプをオフすることによっ
て、１回の読出時間の長いロングサイクル時の消費電力
を低減させることができる。以下に示す回路は、そのた
めの構成を有するものである。
流れるのは、入力バッファ初段、コラム電流、センスア
ンプである。しかし、この内、入力バッファ初段の小電
力化については、入力される入力信号の変化が検知でき
ないので不可能である。一方、コラム電流、センスアン
プについては、内部同期方式を用いることにより、メモ
リセルからワード線やセンスアンプを介してデータをあ
る一定時間読出した後、出力データ（読出データ）をラ
ッチし、ワード線やセンスアンプをオフすることによっ
て、１回の読出時間の長いロングサイクル時の消費電力
を低減させることができる。以下に示す回路は、そのた
めの構成を有するものである。
【０００３】図９は、従来のＳＲＡＭにおけるデータ入
出力回路の周辺部分９００の構成を示す図である。図１
０は、図９に示した周辺部分９００におけるデータ読出
時の入出力信号を示すタイミングチャートである。ま
た、図１１は、センスアンプイネーブル信号／ＳＥ、デ
ータラッチ信号、および読出サイクル信号とを生成する
信号生成回路１２００を示すブロック図である。
出力回路の周辺部分９００の構成を示す図である。図１
０は、図９に示した周辺部分９００におけるデータ読出
時の入出力信号を示すタイミングチャートである。ま
た、図１１は、センスアンプイネーブル信号／ＳＥ、デ
ータラッチ信号、および読出サイクル信号とを生成する
信号生成回路１２００を示すブロック図である。
【０００４】図１０，１１を参照しながら、図９の動作
を説明する。まず、図１１を参照して、読出時、外部ア
ドレス信号の遷移がＡＴＤ回路１２０１で検知され、Ａ
ＴＤ信号が活性化されてＬレベルになる。すると、それ
に応答して内部同期回路１２０２から出力される読出サ
イクル信号が活性化されてＨレベルとなり、ワード線活
性化回路１２０３でワード線が活性化される。また、セ
ンスアンプイネーブル信号／ＳＥも活性化されＬレベル
となり、図９に示したセンスアンプ１１２が活性化され
る。読出サイクル信号とセンスアンプイネーブル信号／
ＳＥの各々が一定時間活性化されると、データラッチ信
号が活性化されＬレベルとなる。これにより、読出デー
タがデータラッチ回路１０１にラッチされる。よって、
１回の読出時間が長い場合であっても、ラッチされた読
出データが読出されるので、センスアンプやワード線な
どで消費される消費電流を低減することができる。
を説明する。まず、図１１を参照して、読出時、外部ア
ドレス信号の遷移がＡＴＤ回路１２０１で検知され、Ａ
ＴＤ信号が活性化されてＬレベルになる。すると、それ
に応答して内部同期回路１２０２から出力される読出サ
イクル信号が活性化されてＨレベルとなり、ワード線活
性化回路１２０３でワード線が活性化される。また、セ
ンスアンプイネーブル信号／ＳＥも活性化されＬレベル
となり、図９に示したセンスアンプ１１２が活性化され
る。読出サイクル信号とセンスアンプイネーブル信号／
ＳＥの各々が一定時間活性化されると、データラッチ信
号が活性化されＬレベルとなる。これにより、読出デー
タがデータラッチ回路１０１にラッチされる。よって、
１回の読出時間が長い場合であっても、ラッチされた読
出データが読出されるので、センスアンプやワード線な
どで消費される消費電流を低減することができる。
【０００５】
【発明が解決しようとする課題】図１２は、図９に示し
た周辺部分９００における書込時の入出力信号を示すタ
イミングチャートである。図１２を参照して、書込イネ
ーブル信号／ＷＥが活性化されてＬレベルになると、図
１１に示した信号生成回路１２００からＬレベルのデー
タラッチ信号が出力され、データ入力バッファ１０６を
介して入力された書込データは、データバス１０５を通
ってデータラッチ回路１０１に伝送され、ラッチされ
る。このとき、この新たに入力された書込データ（デー
タ入力バッファ１０６の出力）がデータラッチ回路１０
１にラッチされているラッチデータと異なるレベルであ
った場合、クロックドインバータ１０４はオン状態のま
まであるので、データラッチ回路１０１にラッチされて
いた古いラッチデータがクロックドインバータ１０４を
介してデータバス１０５に与えられる。よって、データ
バス１０５において、この書込データとラッチデータと
が衝突し、データバス１０５への書込データの伝達が遅
くなり、書込タイミングの伸長や電源電流の増加等が起
こるという問題点があった。
た周辺部分９００における書込時の入出力信号を示すタ
イミングチャートである。図１２を参照して、書込イネ
ーブル信号／ＷＥが活性化されてＬレベルになると、図
１１に示した信号生成回路１２００からＬレベルのデー
タラッチ信号が出力され、データ入力バッファ１０６を
介して入力された書込データは、データバス１０５を通
ってデータラッチ回路１０１に伝送され、ラッチされ
る。このとき、この新たに入力された書込データ（デー
タ入力バッファ１０６の出力）がデータラッチ回路１０
１にラッチされているラッチデータと異なるレベルであ
った場合、クロックドインバータ１０４はオン状態のま
まであるので、データラッチ回路１０１にラッチされて
いた古いラッチデータがクロックドインバータ１０４を
介してデータバス１０５に与えられる。よって、データ
バス１０５において、この書込データとラッチデータと
が衝突し、データバス１０５への書込データの伝達が遅
くなり、書込タイミングの伸長や電源電流の増加等が起
こるという問題点があった。
【０００６】本発明は以上のような問題点を解決するた
めになされたもので、書き込み時のデータバスにおいて
高速にデ−タが遷移可能な半導体記憶装置を提供するこ
とを目的とする。
めになされたもので、書き込み時のデータバスにおいて
高速にデ−タが遷移可能な半導体記憶装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、読出および書込データが伝送されるデータバ
スと、データバスに接続され読出時に所定時間読出デー
タを読出すデータ読出手段と、入力がデータバスに接続
され、データ読出手段で読出時に読出データが読出され
ると、その読出データをラッチするデータラッチ手段
と、データラッチ手段の出力とデータバスとの間に設け
られ、書込時に所定時間オフするスイッチング手段とを
設けたものである。
憶装置は、読出および書込データが伝送されるデータバ
スと、データバスに接続され読出時に所定時間読出デー
タを読出すデータ読出手段と、入力がデータバスに接続
され、データ読出手段で読出時に読出データが読出され
ると、その読出データをラッチするデータラッチ手段
と、データラッチ手段の出力とデータバスとの間に設け
られ、書込時に所定時間オフするスイッチング手段とを
設けたものである。
【０００８】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、活性化信号が活性化され
ると外部から書込データを取り入れるデータ入力バッフ
ァをさらに設けたものであり、スイッチング手段は、活
性化信号が活性化されるとオフする。
１の半導体記憶装置において、活性化信号が活性化され
ると外部から書込データを取り入れるデータ入力バッフ
ァをさらに設けたものであり、スイッチング手段は、活
性化信号が活性化されるとオフする。
【０００９】請求項３に係る半導体記憶装置は、請求項
１の半導体記憶装置において、外部から与えられる前記
書込データの遷移を検知する検知信号を発生する検知信
号発生手段をさらに設けたものであり、スイッチング手
段は、検知信発生手段で発生された前記検知信号が活性
化するとオフする。
１の半導体記憶装置において、外部から与えられる前記
書込データの遷移を検知する検知信号を発生する検知信
号発生手段をさらに設けたものであり、スイッチング手
段は、検知信発生手段で発生された前記検知信号が活性
化するとオフする。
【００１０】請求項４に係る半導体記憶装置は、請求項
１から３のいずれかの半導体記憶装置において、スイッ
チング手段は、クロックドインバータである。
１から３のいずれかの半導体記憶装置において、スイッ
チング手段は、クロックドインバータである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。また、図中、同一符号は同一
または相当部分を示す。
を参照しながら説明する。また、図中、同一符号は同一
または相当部分を示す。
【００１２】（１）実施の形態１ 図１は、本発明の実施の形態１によるＳＲＡＭにおける
データ入出力回路周辺部分１００の構造を示す図であ
る。図１を参照して、半導体記憶装置１００は、データ
ラッチ回路１０１と、クロックドインバータ１０４と、
データバス１０５と、データ入力バッファ１０６と、デ
ータ出力バッファ１０７と、インバータ１０９，１１１
と、トランスファーゲート１１０と、センスアンプ１１
２と、書き込みドライバ１１３と、負論理のＮＡＮＤゲ
ート１１４とを備える。データラッチ回路１０１は、イ
ンバータ１１６，１１７からなる。インバータ１１６の
入力とインバータ１１７の出力とが接続され、インバー
タ１１６の出力とインバ−タ１１７の入力とが接続され
ている。データ入力バッファ１０６とデータ出力バッフ
ァ１０７とは、データ入出力端子とデータバス５との間
に並列に接続されている。データバス１０５にはさらに
センスアンプ１１２と書込ドライバ１１３が接続されて
いる。データバス１０５は、トランスファーゲート１１
０を介してデータラッチ回路１０１に接続されている。
データラッチ回路１０１は、クロックドインバータ１０
４を介して再びデータバス１０５に接続されている。
データ入出力回路周辺部分１００の構造を示す図であ
る。図１を参照して、半導体記憶装置１００は、データ
ラッチ回路１０１と、クロックドインバータ１０４と、
データバス１０５と、データ入力バッファ１０６と、デ
ータ出力バッファ１０７と、インバータ１０９，１１１
と、トランスファーゲート１１０と、センスアンプ１１
２と、書き込みドライバ１１３と、負論理のＮＡＮＤゲ
ート１１４とを備える。データラッチ回路１０１は、イ
ンバータ１１６，１１７からなる。インバータ１１６の
入力とインバータ１１７の出力とが接続され、インバー
タ１１６の出力とインバ−タ１１７の入力とが接続され
ている。データ入力バッファ１０６とデータ出力バッフ
ァ１０７とは、データ入出力端子とデータバス５との間
に並列に接続されている。データバス１０５にはさらに
センスアンプ１１２と書込ドライバ１１３が接続されて
いる。データバス１０５は、トランスファーゲート１１
０を介してデータラッチ回路１０１に接続されている。
データラッチ回路１０１は、クロックドインバータ１０
４を介して再びデータバス１０５に接続されている。
【００１３】図２は、図１に示した周辺部分１００にお
ける入出力信号を示すタイミングチャートである。図３
は、内部書込イネーブル信号／ＷＥｉの生成回路３００
を示すブロック図である。図３を参照して、外部書込イ
ネーブル信号（以下、外部／ＷＥ信号と称す）が書込イ
ネーブル信号入力バッファ（以下、／ＷＥ入力バッファ
と称す）３０１に入力され遅延回路３０２で遅延された
のが内部／ＷＥｉ信号である。
ける入出力信号を示すタイミングチャートである。図３
は、内部書込イネーブル信号／ＷＥｉの生成回路３００
を示すブロック図である。図３を参照して、外部書込イ
ネーブル信号（以下、外部／ＷＥ信号と称す）が書込イ
ネーブル信号入力バッファ（以下、／ＷＥ入力バッファ
と称す）３０１に入力され遅延回路３０２で遅延された
のが内部／ＷＥｉ信号である。
【００１４】図２を参照しながら図１のデータ入出力回
路の周辺部分１００の動作を説明する。活性化されたＬ
レベルの外部／ＷＥ信号が入力され書込サイクルが開始
すると、Ｌレベルの内部書込イネーブル信号／ＷＥｉが
図３に示した生成回路３００で生成され、負論理のＮＡ
ＮＤゲート１１４の一方の入力ノードに与えられる。ま
た、アドレスの遷移を検知してアドレス遷移検知（以
下、ＡＴＤと称す）回路で生成されたＨレベルのセンス
アンプイネーブル信号／ＳＥが負論理のＮＡＮＤゲート
１１４の他方の入力ノードに与えられる。よって、ＮＡ
ＮＤゲート１１４の出力はＨレベルとなるので、書込サ
イクル中はクロックドインバータ１０４がオフし、デー
タバス１０５とデータラッチ回路１０１の出力とが遮断
される。したがって、データラッチ回路１０１からのラ
ッチデータがデータバス１０５に与えられないため、デ
ータ入力バッファ１０６を介して外部から新たに書き込
まれた書込デ−タ（外部データ入力）のレベルとデータ
ラッチ回路１０１にラッチされているラッチデータのレ
ベルとが異なっていても、データバス１０５でデータの
衝突が起こらない。図２の例では、Ｈレベルの書込デー
タが入力され、データラッチ回路１０４の出力ノード１
０２における入出力データラッチデータ２がＨレベルで
あるので、従来のようにクロックドインバータ１０４が
書込時にもオンしたままであればデータバス１０５でデ
ータの衝突が起きてしまうが、クロックドインバータ１
０４をオフすることによりデータバス１０５でのデータ
の衝突を防ぐことができる。したがって、書込時のデー
タバス１０５における高速なデータ遷移が可能である。
（図８に示すように、従来に比べて入出力データラッチ
データ２およびデータバス１０５の遷移時の波形がなま
らず、勾配が急になる）。
路の周辺部分１００の動作を説明する。活性化されたＬ
レベルの外部／ＷＥ信号が入力され書込サイクルが開始
すると、Ｌレベルの内部書込イネーブル信号／ＷＥｉが
図３に示した生成回路３００で生成され、負論理のＮＡ
ＮＤゲート１１４の一方の入力ノードに与えられる。ま
た、アドレスの遷移を検知してアドレス遷移検知（以
下、ＡＴＤと称す）回路で生成されたＨレベルのセンス
アンプイネーブル信号／ＳＥが負論理のＮＡＮＤゲート
１１４の他方の入力ノードに与えられる。よって、ＮＡ
ＮＤゲート１１４の出力はＨレベルとなるので、書込サ
イクル中はクロックドインバータ１０４がオフし、デー
タバス１０５とデータラッチ回路１０１の出力とが遮断
される。したがって、データラッチ回路１０１からのラ
ッチデータがデータバス１０５に与えられないため、デ
ータ入力バッファ１０６を介して外部から新たに書き込
まれた書込デ−タ（外部データ入力）のレベルとデータ
ラッチ回路１０１にラッチされているラッチデータのレ
ベルとが異なっていても、データバス１０５でデータの
衝突が起こらない。図２の例では、Ｈレベルの書込デー
タが入力され、データラッチ回路１０４の出力ノード１
０２における入出力データラッチデータ２がＨレベルで
あるので、従来のようにクロックドインバータ１０４が
書込時にもオンしたままであればデータバス１０５でデ
ータの衝突が起きてしまうが、クロックドインバータ１
０４をオフすることによりデータバス１０５でのデータ
の衝突を防ぐことができる。したがって、書込時のデー
タバス１０５における高速なデータ遷移が可能である。
（図８に示すように、従来に比べて入出力データラッチ
データ２およびデータバス１０５の遷移時の波形がなま
らず、勾配が急になる）。
【００１５】読出時には、従来の場合と同様に、センス
アンプイネーブル信号／ＳＥが活性化されＬレベルであ
る間（センスアンプいネーブル期間）、クロックドイン
バータ１０４はオフしている。
アンプイネーブル信号／ＳＥが活性化されＬレベルであ
る間（センスアンプいネーブル期間）、クロックドイン
バータ１０４はオフしている。
【００１６】以上のように本発明の実施の形態１のＳＲ
ＡＭにおけるデータ入出力回路の周辺部分１００によれ
ば、データバス１０５において、互いにレベルの異なる
書込データとラッチデータとの衝突が防止できるので、
書込時のデータバス１０５における高速なデータ遷移が
可能である。
ＡＭにおけるデータ入出力回路の周辺部分１００によれ
ば、データバス１０５において、互いにレベルの異なる
書込データとラッチデータとの衝突が防止できるので、
書込時のデータバス１０５における高速なデータ遷移が
可能である。
【００１７】（２）実施の形態２ 図４は、本発明の実施の形態２によるＳＲＡＭにおける
データ入出力回路の周辺部分４００の構成を示す図であ
る。図４を参照して、周辺部４００は、図１の実施の形
態１の周辺部１００において、ＮＡＮＤ回路１１４の一
方の入力ノードに与えられている内部書込イネーブル信
号／ＷＥｉの代わりにＤＴＤ信号を入力したものであ
る。
データ入出力回路の周辺部分４００の構成を示す図であ
る。図４を参照して、周辺部４００は、図１の実施の形
態１の周辺部１００において、ＮＡＮＤ回路１１４の一
方の入力ノードに与えられている内部書込イネーブル信
号／ＷＥｉの代わりにＤＴＤ信号を入力したものであ
る。
【００１８】図５は、ＤＴＤ信号生成回路５００を示す
ブロック図である。図５を参照して、ＤＴＤ信号生成回
路５００は書込イネーブル信号入力バッファ（以下、／
ＷＥ入力バッファと称す）５０１とデータ入力バッファ
１０６と、ローカルＤＴＤバッファ５０３，５０４と、
ＯＲ回路５０５と、遅延回路５０６とを有する。外部／
ＷＥ信号は、書込イネーブル信号入力バッファ５０１と
ローカルＤＴＤバッファ５０３とを介してＯＲ回路５０
５の一方の入力ノードに与えられ、外部データ入力（書
込データ）は、データ入力バッファ５０２とローカルＤ
ＴＤバッファ５０４とを介してＯＲ回路５０５の他方の
入力ノードに与えられる。このＯＲ回路５０５から出力
された信号が遅延回路５０６で遅延されて得られたのが
ＤＴＤ信号である。このＤＴＤ信号は、書込データの遷
移を検知すると、ある一定期間、Ｌレベルのクロックを
生じる。
ブロック図である。図５を参照して、ＤＴＤ信号生成回
路５００は書込イネーブル信号入力バッファ（以下、／
ＷＥ入力バッファと称す）５０１とデータ入力バッファ
１０６と、ローカルＤＴＤバッファ５０３，５０４と、
ＯＲ回路５０５と、遅延回路５０６とを有する。外部／
ＷＥ信号は、書込イネーブル信号入力バッファ５０１と
ローカルＤＴＤバッファ５０３とを介してＯＲ回路５０
５の一方の入力ノードに与えられ、外部データ入力（書
込データ）は、データ入力バッファ５０２とローカルＤ
ＴＤバッファ５０４とを介してＯＲ回路５０５の他方の
入力ノードに与えられる。このＯＲ回路５０５から出力
された信号が遅延回路５０６で遅延されて得られたのが
ＤＴＤ信号である。このＤＴＤ信号は、書込データの遷
移を検知すると、ある一定期間、Ｌレベルのクロックを
生じる。
【００１９】図６は、図４に示したの周辺部分４００の
動作を説明するためのタイミングチャートである。図６
を参照しながら図４の周辺部４００の動作を説明する。
外部／ＷＥ信号が活性化されてＬレベルになり書込サイ
クルが開始すると、ＮＡＮＤゲ−ト１１４の一方の入力
ノードにはＨレベルのセンスアンプイネーブル信号／Ｓ
Ｅが与えられる。また他方の入力ノードには図５に示し
たＤＴＤ生成回路５００から出力されたＤＴＤ信号が与
えられる。よって、書込データの遷移時には、ＮＡＮＤ
ゲート１１４から、これらの２入力に応答してＤＴＤ信
号のクロックに応答して生成されたＨレベルのクロック
が出力され、クロックドインバータ１０４に入力され
る。よって、このＨレベルのクロックの期間（Ｔ）だけ
クロックドインバータ１０４がオフし、データラッチ回
路１１４の出力とデータバス１０５とが遮断される。し
たがって、書込サイクル中において、書込データの遷移
時に上記クロックの期間、データラッチ回路１０１から
のラッチデータがデータバス１０５に与えられないた
め、実施の形態１の場合と同様に、新たに書き込まれた
書込データとデータラッチ回路１０１にラッチされてい
たラッチデータとのレベルが異なっていても、データバ
ス１０５でデータの衝突が起こらない。さらに、上記ク
ロックの期間遮断されている間にデータラッチ回路１０
１に新しい書込データがラッチされ、上記クロックの期
間後、再びクロックドインバータ１０４がオンし、デー
タラッチ回路１０１の出力とデータバス１０５とが接続
される。したがって、データラッチ回路１０１から与え
られる新しいラッチデータによりデータバス１０５の電
位が安定するという効果が得られる。
動作を説明するためのタイミングチャートである。図６
を参照しながら図４の周辺部４００の動作を説明する。
外部／ＷＥ信号が活性化されてＬレベルになり書込サイ
クルが開始すると、ＮＡＮＤゲ−ト１１４の一方の入力
ノードにはＨレベルのセンスアンプイネーブル信号／Ｓ
Ｅが与えられる。また他方の入力ノードには図５に示し
たＤＴＤ生成回路５００から出力されたＤＴＤ信号が与
えられる。よって、書込データの遷移時には、ＮＡＮＤ
ゲート１１４から、これらの２入力に応答してＤＴＤ信
号のクロックに応答して生成されたＨレベルのクロック
が出力され、クロックドインバータ１０４に入力され
る。よって、このＨレベルのクロックの期間（Ｔ）だけ
クロックドインバータ１０４がオフし、データラッチ回
路１１４の出力とデータバス１０５とが遮断される。し
たがって、書込サイクル中において、書込データの遷移
時に上記クロックの期間、データラッチ回路１０１から
のラッチデータがデータバス１０５に与えられないた
め、実施の形態１の場合と同様に、新たに書き込まれた
書込データとデータラッチ回路１０１にラッチされてい
たラッチデータとのレベルが異なっていても、データバ
ス１０５でデータの衝突が起こらない。さらに、上記ク
ロックの期間遮断されている間にデータラッチ回路１０
１に新しい書込データがラッチされ、上記クロックの期
間後、再びクロックドインバータ１０４がオンし、デー
タラッチ回路１０１の出力とデータバス１０５とが接続
される。したがって、データラッチ回路１０１から与え
られる新しいラッチデータによりデータバス１０５の電
位が安定するという効果が得られる。
【００２０】以上のように本発明の実施の形態２のＳＲ
ＡＭにおけるデータ入出力回路の周辺部分４００によれ
ば、実施の形態１のＳＲＡＭにおけるデータ入出力回路
の周辺部分４００の効果に加えて、データラッチ回路１
０１から与えられる新しいラッチデータによりデータバ
ス１０５の電位が安定するという効果が得られる。
ＡＭにおけるデータ入出力回路の周辺部分４００によれ
ば、実施の形態１のＳＲＡＭにおけるデータ入出力回路
の周辺部分４００の効果に加えて、データラッチ回路１
０１から与えられる新しいラッチデータによりデータバ
ス１０５の電位が安定するという効果が得られる。
【００２１】（３）実施の形態３ 図７は、本発明の実施の形態３によるＳＲＡＭにおける
入出力回路周辺７００の構成を示すブロック図である。
図７において、データラッチ回路７０１は、クロックド
インバータ（スリニステートインバータ）７１６とイン
バータ１１７とからなる。クロックドインバータ７１６
の入力とインバータ１１７の出力とが接続され、クロッ
クドインバータ７１６の出力とインバ−タ１１７の入力
とが接続されている。実施の形態３のＳＲＡＭは、前述
の実施の形態２のＳＲＡＭにおいて、データラッチ回路
１０１内のインバータ１１６をクロックドインバータ７
１６に置き換えたものである。
入出力回路周辺７００の構成を示すブロック図である。
図７において、データラッチ回路７０１は、クロックド
インバータ（スリニステートインバータ）７１６とイン
バータ１１７とからなる。クロックドインバータ７１６
の入力とインバータ１１７の出力とが接続され、クロッ
クドインバータ７１６の出力とインバ−タ１１７の入力
とが接続されている。実施の形態３のＳＲＡＭは、前述
の実施の形態２のＳＲＡＭにおいて、データラッチ回路
１０１内のインバータ１１６をクロックドインバータ７
１６に置き換えたものである。
【００２２】図８は、図７に示した周辺部分７００の動
作を説明するためのタイミングチャートである。図８を
参照して、図７の周辺部７００は、実施の形態２の周辺
部４００とほぼ同様の動作を行なうが、異なる点を以下
に説明する。
作を説明するためのタイミングチャートである。図８を
参照して、図７の周辺部７００は、実施の形態２の周辺
部４００とほぼ同様の動作を行なうが、異なる点を以下
に説明する。
【００２３】データラッチ回路７０１内のクロックドイ
ンバータ７１６はＤＴＤ信号で制御され、書込データ遷
移時の初期の一定期間（ＤＴＤ信号のクロックのパルス
幅）のみクロックドインバータ７１６の出力が切られ
る。そのため、デ−タバス１０５における新しい書込デ
ータとデータラッチ回路７０１にラッチされていたラッ
チデータとの衝突をより完全に防ぐことができる。した
がって、データバス１０５における書込データおよびラ
ッチデータの遷移をさらに高速化することが可能である
（図８に示すように、従来に比べて入出力データラッチ
データ２およびデータバス１０５の遷移時の波形がなま
らず、勾配がより急になる）。
ンバータ７１６はＤＴＤ信号で制御され、書込データ遷
移時の初期の一定期間（ＤＴＤ信号のクロックのパルス
幅）のみクロックドインバータ７１６の出力が切られ
る。そのため、デ−タバス１０５における新しい書込デ
ータとデータラッチ回路７０１にラッチされていたラッ
チデータとの衝突をより完全に防ぐことができる。した
がって、データバス１０５における書込データおよびラ
ッチデータの遷移をさらに高速化することが可能である
（図８に示すように、従来に比べて入出力データラッチ
データ２およびデータバス１０５の遷移時の波形がなま
らず、勾配がより急になる）。
【００２４】このクロックドインバータ７１６は、上記
一定期間出力が切られた後は、実施の形態１，２に示し
たデータラッチ回路１０１と同様に動作する。
一定期間出力が切られた後は、実施の形態１，２に示し
たデータラッチ回路１０１と同様に動作する。
【００２５】以上のように、本発明の実施の形態３のＳ
ＲＡＭにおけるデータ入出力回路の周辺部分７００によ
れば、実施の形態２のＳＲＡＭにおけるデータ入出力回
路の周辺部分４００の効果に加えて、デ−タバス１０５
における新しい書込データとデータラッチ回路７０１に
ラッチされていたラッチデータとの衝突をより完全に防
ぐことができるので、データバス１０５における書込デ
ータおよびラッチデータの遷移をさらに高速化すること
が可能である。
ＲＡＭにおけるデータ入出力回路の周辺部分７００によ
れば、実施の形態２のＳＲＡＭにおけるデータ入出力回
路の周辺部分４００の効果に加えて、デ−タバス１０５
における新しい書込データとデータラッチ回路７０１に
ラッチされていたラッチデータとの衝突をより完全に防
ぐことができるので、データバス１０５における書込デ
ータおよびラッチデータの遷移をさらに高速化すること
が可能である。
【００２６】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、スイッチング手段により、書込時に、所定時間、デ
ータラッチ手段の出力とデータバスとが切断されるの
で、データバスにおいて、互いにレベルの異なる書込デ
ータとラッチされていたデータとの衝突が防止できるた
め、書込時のデータバスにおける高速なデータ遷移が可
能である。
ば、スイッチング手段により、書込時に、所定時間、デ
ータラッチ手段の出力とデータバスとが切断されるの
で、データバスにおいて、互いにレベルの異なる書込デ
ータとラッチされていたデータとの衝突が防止できるた
め、書込時のデータバスにおける高速なデータ遷移が可
能である。
【００２７】請求項２に係る半導体記憶装置によれば、
請求項１の効果に加えて、活性化された活性化信号に応
答して書込データが取り入れられると、データラッチ手
段の出力とデータバスとが切断され、データバスにおけ
るデータの衝突が防止される。
請求項１の効果に加えて、活性化された活性化信号に応
答して書込データが取り入れられると、データラッチ手
段の出力とデータバスとが切断され、データバスにおけ
るデータの衝突が防止される。
【００２８】請求項３に係る半導体記憶装置によれば、
請求項１の効果に加えて、検知信発生手段で発生された
検知信号が活性化すると、データラッチ手段の出力とデ
ータバスとが切断され、データバスにおけるデータの衝
突が防止される。
請求項１の効果に加えて、検知信発生手段で発生された
検知信号が活性化すると、データラッチ手段の出力とデ
ータバスとが切断され、データバスにおけるデータの衝
突が防止される。
【００２９】請求項４に係る半導体記憶装置によれば、
請求項１から３のいずれかの効果に加えて、クロックド
インバータをオン、オフさせることにより、データラッ
チ手段の出力とデータバスとを切断することができる。
請求項１から３のいずれかの効果に加えて、クロックド
インバータをオン、オフさせることにより、データラッ
チ手段の出力とデータバスとを切断することができる。
【図１】本発明の実施の形態１によるＳＲＡＭにおける
データ入出力回路周辺部分の構成を示す図である。
データ入出力回路周辺部分の構成を示す図である。
【図２】図１に示した周辺部分における入出力信号を示
すタイミングチャートである。
すタイミングチャートである。
【図３】内部書込イネーブル信号の生成回路を示すブロ
ック図である。
ック図である。
【図４】本発明の実施の形態２によるＳＲＡＭにおける
データ入出力回路周辺部分の構成を示す図である。
データ入出力回路周辺部分の構成を示す図である。
【図５】ＤＴＤ信号生成回路を示すブロック図である。
【図６】図４に示した周辺部の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図７】本発明の実施の形態３によるＳＲＡＭにおける
入出力回路周辺部分の構成を示すブロック図である。
入出力回路周辺部分の構成を示すブロック図である。
【図８】図７に示した周辺部分の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図９】従来のＳＲＡＭにおけるデータ入出力回路の周
辺部分の構成を示す図である。
辺部分の構成を示す図である。
【図１０】図９に示した周辺部分における読出時の入出
力信号を示すタイミングチャートである。
力信号を示すタイミングチャートである。
【図１１】センスアンプイネーブル信号／ＳＥ、データ
ラッチ信号、および読出サイクル信号とを生成する信号
生成回路を示すブロック図である。
ラッチ信号、および読出サイクル信号とを生成する信号
生成回路を示すブロック図である。
【図１２】図９に示した周辺部分における書込時の入出
力信号を示すタイミングチャートである。
力信号を示すタイミングチャートである。
１００，４００，７００ 入出力回路の周辺部分、１０
１ データラッチ回路、１０４ クロックドインバー
タ、１０５ データバス、１０６ データ入力バッフ
ァ、センスアンプ１１２。
１ データラッチ回路、１０４ クロックドインバー
タ、１０５ データバス、１０６ データ入力バッフ
ァ、センスアンプ１１２。
Claims (4)
- 【請求項１】 読出および書込データが伝送されるデー
タバスと、 前記データバスに接続され、読出時に所定時間読出デー
タを読出すデータ読出手段と、 入力が前記データバスに接続され、前記データ読出手段
で読出時に読出データが読出されると、その読出データ
をラッチするデータラッチ手段と、 前記データラッチ手段の出力と前記データバスとの間に
設けられ、書込時に第２の所定時間オフするスイッチン
グ手段とを備える、半導体記憶装置。 - 【請求項２】 活性化信号が活性化されると外部から書
込データを取り入れるデータ入力バッファをさらに備
え、 前記スイッチング手段は、前記活性化信号が活性化され
るとオフする、請求項１に記載の半導体記憶装置。 - 【請求項３】 外部から与えられる前記書込データの遷
移を検知する検知信号を発生する検知信号発生手段をさ
らに備え、 前記スイッチング手段は、前記検知信発生手段で発生さ
れた前記検知信号が活性化するとオフする、請求項１に
記載の半導体記憶装置。 - 【請求項４】 前記スイッチング手段は、クロックドイ
ンバータである、請求項１から３のいずれかに記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011387A JPH10208483A (ja) | 1997-01-24 | 1997-01-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011387A JPH10208483A (ja) | 1997-01-24 | 1997-01-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10208483A true JPH10208483A (ja) | 1998-08-07 |
Family
ID=11776610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9011387A Withdrawn JPH10208483A (ja) | 1997-01-24 | 1997-01-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10208483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280429B2 (en) | 2005-03-31 | 2007-10-09 | Hynix Semiconductor Inc. | Data latch circuit of semiconductor device and method for latching data signal |
-
1997
- 1997-01-24 JP JP9011387A patent/JPH10208483A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280429B2 (en) | 2005-03-31 | 2007-10-09 | Hynix Semiconductor Inc. | Data latch circuit of semiconductor device and method for latching data signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |