KR100557970B1 - 에스디램의 입출력버퍼 - Google Patents

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Abstract

본 발명은 에스디램의 입출력버퍼에 관한 것으로, 종래의 기술에 있어서 매 읽기 동작시마다 공통 입출력 버스로 출력되는 출력 데이터를 쓰기 명령과 같은 클럭에 입력버퍼를 통해 메모리 셀에 저장함으로써, 불필요한 전력을 소모함과 아울러 시스템의 동작이 불안정해지고 회로가 오동작하는 문제점이 있었다. 특히, 와이드 입출력 에스디램(wide I/O SDRAM)의 경우, 동시에 더 많은 수의 입력버퍼를 통해 메모리 셀에 출력 데이터를 저장함으로써, 더 많은 전력이 소모되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 에스디램의 읽고 동작에서 명령 디코더보다 2-3ns정도 빠른 카스바 버퍼신호와 쓰기 인에이블바 버퍼신호 및 읽기 신호를 이용하여 출력 데이터가 입력버퍼를 통해 메모리 셀에 저장됨을 방지함으로써, 시스템의 오동작을 방지하고 내부 전력 소모를 최소화하는 효과가 있다. 또한, 와이드 입출력 에스디램에서 더욱 큰 절전 효과가 있다.

Description

에스디램의 입출력버퍼
본 발명은 에스디램의 입출력버퍼에 관한 것으로, 특히 에스디램에 있어서 입력 버퍼의 클럭신호를 제어하여 읽기 동작시 공통 입출력 버스로 출력되는 출력 데이터가 상기 입력 버퍼를 통해 메모리 셀에 저장됨을 방지함으로써 내부 전력 소모를 최소화한 에스디램의 입출력버퍼에 관한 것이다.
도 1은 종래 에스디램의 입출력버퍼의 구성을 보인 블록도로서, 이에 도시된 바와 같이 풀업신호(UP)에 의해 공통 입출력 버스(I/O)를 고전위로 풀업(pullup)시키는 풀업버퍼(10)와; 풀다운신호(DN)에 의해 상기 공통 입출력 버스(I/O)를 저전위로 풀다운(pulldown)시키는 풀다운버퍼(20)와; 클럭신호(CLK)에 의해 상기 공통 입출력 버스(I/O)의 데이터를 상기 메모리 셀(미도시)에 저장시키는 입력버퍼(30)로 구성된다.
상기 입력버퍼(30)는 도 2에 도시된 바와 같이 공통 입출력 버스(I/O)에 실린 데이터를 클럭신호(CLK)에 의해 메모리 셀로 출력하는 에스 플립플롭(Synchronous F/F)(31)으로 구성된다.
도 3은 도 1에서 입력버퍼와 명령 디코더의 구성을 보인 블록도로서, 이에 도시된 바와 같이 로우(row) 동작을 유발시키는 라스바 신호(RASb : Row Address Strobe Bar), 칼럼 동작을 유발시키는 카스바 신호(CASb : Column Address Strobe Bar), 쓰기 인에이블바 신호(WEb : Write Enable Bar) 및 칩 선택바 신호(CSb : Chip Select Bar) 를 입력받아 이를 버퍼링하여 출력하는 버퍼(40)와; 상기 버퍼(40)의 출력신호(RASBUFb)(CASBUFb)(WEBUFb)(CSBUFb)를 입력받아 각부를 인에이블 시키는 액티브신호(ACTV)와 읽기 동작을 수행하는 읽기신호(READ) 및 쓰기 동작을 수행하는 쓰기신호(WRITE)를 출력하는 명령 디코더(50)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명하면 다음과 같다.
우선, 읽기 동작시 출력 데이터에 따라 풀업신호(UP) 및 풀다운 신호(DN)를 인가받은 풀업버퍼(10) 및 풀다운버터(20)는 공통 입출력 버스(I/O)로 출력데이터를 출력하게 된다.
여기서, 상기 공통 입출력 버스(I/O)로 출력된 출력데이터는 디큐(DQ)로 출력됨과 동시에 읽기인지 쓰기인지 구분하는 명령 디코더(50)에 의해 동기되는 클럭신호(CLK)에 의해 동기되는 쓰기 경로의 첫 번째인 입력버퍼(30)로 들어가게 된다.
그러므로, 상기 입력 버퍼(30)는 상기 공통 입출력 버스(I/O)에 실린 데이터를 입력받아 이를 메모리 셀(미도시)에 저장하게 된다. 즉, 상기 최종출력단(DQ)로 출력되는 출력 데이터를 쓰기 명령과 같은 클럭에 상기 입력버퍼(30)를 입력받는다.
즉, 상기와 같이 종래의 기술에 있어서 매 읽기 동작시마다 공통 입출력 버스로 출력되는 출력 데이터를 쓰기 명령과 같은 클럭에 입력버퍼를 통해 메모리 셀에 저장함으로써, 불필요한 전력을 소모함과 아울러 시스템의 동작이 불안정해지고 회로가 오동작하는 문제점이 있었다.
특히 와이드 입출력 에스디램(Wide I/O SDRAM)의 경우, 동시에 더 많은 수의 입력버퍼를 통해 메모리 셀에 출력 데이터를 저장함으로써, 더 많은 전력이 소모되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 클럭신호를 제어하여 읽기 동작시 공통 입출력 버스로 출력되는 출력 데이터를 입력버퍼를 통해 메모리 셀에 저장됨을 방지함으로써 내부 전력 소모를 최소화한 에스디램의 입출력버퍼를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 풀업신호에 의해 공통 입출력 버스를 고전위로 풀업시키는 풀업버퍼와; 풀다운신호에 의해 상기 공통 입출력 버스를 저전위로 풀다운시키는 풀다운버퍼와; 클럭제어신호에 의해 상기 공통 입출력 버스의 데이터를 상기 메모리 셀에 저장시키는 입력버퍼와; 읽기 동작 및 쓰기 동작을 구분하여 상기 입력버퍼를 제어하는 입력버퍼 제어부로 구성하여 된 것을 특징으로 한다.
상기 입력버퍼 제어부의 구성은 카스바 버퍼신호와 쓰기 인에이블바 버퍼신호와 칩 선택바 신호를 입력받아 이를 부정합 연산하여 출력하는 부정합게이트와; 상기 부정합게이트의 출력신호와 쓰기 신호를 입력받아 이를 논리합 연산하여 출력하는 논리합게이트와; 읽기 신호를 반전하여 출력하는 인버터와; 상기 인버터의 출력신호와 상기 논리합게이트의 출력신호를 입력받아 이를 논리곱 연산하여 출력하는 제1 논리곱게이트와; 상기 제1 논리곱게이트의 출력신호와 클럭신호를 입력받아 클럭제어신호를 출력하는 제2 논리곱 게이트로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명 에스디램의 입출력버퍼의 구성을 보인 회로도로서, 이에 도시한 바와 같이 풀업신호(UP)에 의해 공통 입출력 버스(I/O)를 고전위로 풀업시키는 풀업버퍼(10)와; 풀다운신호(DN)에 의해 상기 공통 입출력 버스(I/O)를 저전위로 풀다운시키는 풀다운버퍼(20)와; 클럭제어신호(CLK_DI)에 의해 상기 공통 입출력 버스(I/O)의 데이터를 상기 메모리 셀(미도시)에 저장시키는 입력버퍼(30)와; 읽기 동작 및 쓰기 동작을 구분하여 상기 입력버퍼(30)를 제어하는 입력버퍼 제어부(100)로 구성한다.
상기 입력버퍼 제어부(100)는 카스바 버퍼신호(CASBUFb)와 쓰기 인에이블바 버퍼신호(WEBUFb)와 칩선택바 버퍼신호(CSBUFb)를 입력받아 이를 부정합 연산하여 출력하는 부정합게이트(NOR)와; 상기 부정합게이트(NOR)의 출력신호와 쓰기 신호(WRITE)를 입력받아 이를 논리합 연산하여 출력하는 논리합게이트(OR)와; 읽기 신호(READ)를 반전하여 출력하는 인버터(INV)와; 상기 인버터(INV)의 출력신호와 상기 논리합게이트(OR)의 출력신호를 입력받아 이를 논리곱 연산하여 출력하는 제1 논리곱게이트(AND1)와; 상기 제1 논리곱게이트(AND1)의 출력신호와 클럭신호(CLK)를 입력받아 클럭제어신호(CLK_DI)를 출력하는 제2 논리곱 게이트(AND2)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.
먼저, 읽기 동작을 수행하는 경우, 인버터(INV)는 고전위의 읽기 신호(READ)를 반전하여 저전위로 출력하므로, 상기 저전위 신호에 의해 제1 논리곱게이트(AND1)는 입력버퍼 제어부(100)로 입력되는 카스바 버퍼신호(CASBUFb), 쓰기 인에이블바 버퍼신호(WEBUFb) 및 칩선택바 버퍼신호(CSBUFb) 및 쓰기 신호(WRITE)에 상관없이 저전위를 출력한다.
따라서, 상기 저전위 제1 논리곱게이트(AND1)의 출력신호를 입력받은 제2 논리곱게이트(AND2)는 클럭신호(CLK)에 상관없이 저전위를 출력한다.
그러므로, 상기 입력버퍼 제어부(100)는 저전위의 클럭제어신호(CLK_DI)를 출력함으로써, 읽기 동작시 공통 입출력 버스(I/O)로 출력된 출력 데이터가 메모시 셀에 저장되지 못하도록 입력버퍼(30)를 디스에이블시킨다.
그리고, 쓰기 동작을 수행하는 경우, 상기 쓰기 신호(WRITE)가 고전위가 되고 상기 읽기 신호(WRITE)가 저전위가 되므로, 상기 고전위 쓰기 신호(WRITE)를 인가받은 상기 논리합게이트(OR)는 고전위를 출력함과 아울러 상기 인버터(INV)는 저전위 읽기 신호(READ)를 반전하여 고전위를 출력한다.
그러므로, 상기 논리합 게이트(OR)의 고전위 출력신호와 상기 인버터(INV)의 저전위 출력신호를 입력받은 상기 제1 논리곱게이트(AND1)는 이를 논리곱 연산하여 고전위를 출력한다.
따라서, 상기 제1 논리곱게이트(AND1)의 고전위 출력신호를 인가받은 상기 제2 논리곱게이트(AND2)는 입력되는 클럭신호(CLK)에 따라 클럭제어신호(CLK_DI)를 출력한다.
그러므로, 상기 입력버퍼 제어부(100)는 상기 클럭신호(CLK)에 동기를 맞춘 클럭 제어신호(CLK_DI)를 출력하여 상기 입력버퍼(30)를 인에이블시킴으로써, 상기 공통 입출력 버스(I/O)를 통해 들어오는 입력데이터를 상기 클럭신호(CLK)의 동기에 맞추어 메모리 셀에 저장한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 에스디램의 읽고 동작에서 명령 디코더보다 2-3ns정도 빠른 카스바 버퍼신호와 쓰기 인에이블바 버퍼신호 및 읽기 신호를 이용하여 읽기시에 출력 데이터가 입력버퍼를 통해 메모리 셀에 저장됨을 방지함으로써, 시스템의 오동작을 방지하고 내부 전력 소모를 최소화하는 효과가 있다.
또한, 와이드 입출력 에스디램에서 더욱 큰 절전 효과가 있다.
도 1은 종래 에스디램의 입출력버퍼의 구성을 보인 블록도.
도 2는 도 1에서 입력버퍼의 구성을 보인 회로도.
도 3은 도 1에서 입력버퍼와 명령 디코더의 구성을 보인 블록도.
도 4는 본 발명 에스디램의 입출력버퍼의 구성을 보인 회로도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 풀업버퍼 20 : 풀다운버퍼
30 : 입력버퍼 100 : 입력버퍼 제어부

Claims (2)

  1. 풀업신호(UP)에 의해 공통입출력 버스(I/0)를 고전위로 풀업시키는 풀업버퍼(10); 풀다운신호(DN)에 의해 상기 공통입출력 버스(I/O)를 저전위로 풀다운시키는 풀다운버퍼(20);
    상기 공통입출력 버스(I/O)의 데이터를 클럭제어신호(CLK_DI)가 인에이블된 상태에서 상기 메모리 셀에 저장시키는 입력버퍼(30); 및
    읽기 동작 상태에서 상기 입력버퍼(30)가 디스에이블되도록 상기 클럭제어신호(CLK_DI)를 제공하고, 쓰기 동작 상태에서 상기 입력버퍼(30)가 인에이블되도록 클럭신호(CLK)를 상기 클럭제어신호(CLK_DI)로서 제공하는 제어부(100);를 구비함으로써,
    상기 입력버퍼(30)가 인에이블된 상태에서 상기 공통입출력 버스(I/O)를 통해 입력되는 데이터를 상기 클럭제어신호(CLK_DI)의 클럭에 동기하여 메모리 셀에 저장시킴을 특징으로 하는 에스디램의 입출력버퍼.
  2. 제1항에 있어서, 상기 입력 버퍼 제어부(100)는,
    카스바버퍼신호(CASBUFb)와 쓰기 인에이블바버퍼신호(WEBUFb)와 칩선택바버퍼신호(CSBUFb)를 입력받아 이를 부정합 연산하여 출력하는 부정합게이트(NOR);
    상기 부정합게이트(NOR)의 출력신호와 쓰기신호(WRITE)를 입력받아 이를 논리합 연산하여 출력하는 논리합게이트(OR);
    상기 읽기 신호(READ)를 반전하여 출력하는 인버터(INV);
    상기 인버터(INV)의 출력신호와 상기 논리합게이트(OR)의 출력신호를 입력받아 이를 논리곱 연산하여 출력하는 제1 논리곱게이트(AND1); 및
    상기 제1논리곱게이트(AND1)의 출력신호와 상기 클럭신호(CLK)를 입력받아 상기 클럭제어신호(CLK_DI)를 상기 입력버퍼(30)로 출력하는 제2논리곱게이트(AND2)로 구성하여 된 것을 특징으로 하는 에스디램의 입출력버퍼.
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