JP2001167579A - サイクル独立なデータ対エコー・クロック追跡回路 - Google Patents
サイクル独立なデータ対エコー・クロック追跡回路Info
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
Abstract
(57)【要約】
【課題】 データ転送の正確な追跡を保証するエコー・
クロック回路を提供すること。 【解決手段】 ダブル・データ・レート（ＤＤＲ）ＲＡ
Ｍ素子におけるデータとエコー・クロックとの間の追跡
を維持するために、比較器及び可変遅延回路が提供され
る。これは実際のメモリ・アレイ・データを追跡する大
域データ信号（ダミー・データ信号）を提供することに
より達成される。この大域データ信号がＲＡＭクロック
のタイミングと比較され、パイプライン・クロック（ク
ロック立上り／クロック立下り）が遅延されなければな
らない両者の間の遅延時間を決定する。その結果、パイ
プライン・クロックが常にアレイ・データが出力ラッチ
に到来した後遷移するように、必要に応じてプッシュア
ウトされる。従って、サイクル時間が減少すると、エコ
ー・クロック及びデータの両方が等しくプッシュアウト
され、それらに要求される追跡を維持する。
クロック回路を提供すること。 【解決手段】 ダブル・データ・レート（ＤＤＲ）ＲＡ
Ｍ素子におけるデータとエコー・クロックとの間の追跡
を維持するために、比較器及び可変遅延回路が提供され
る。これは実際のメモリ・アレイ・データを追跡する大
域データ信号（ダミー・データ信号）を提供することに
より達成される。この大域データ信号がＲＡＭクロック
のタイミングと比較され、パイプライン・クロック（ク
ロック立上り／クロック立下り）が遅延されなければな
らない両者の間の遅延時間を決定する。その結果、パイ
プライン・クロックが常にアレイ・データが出力ラッチ
に到来した後遷移するように、必要に応じてプッシュア
ウトされる。従って、サイクル時間が減少すると、エコ
ー・クロック及びデータの両方が等しくプッシュアウト
され、それらに要求される追跡を維持する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にランダム・ア
クセス・メモリ（ＲＡＭ）素子に関し、特に、ダブル・
データ・レート（ＤＤＲ）ＲＡＭ素子から出力されるデ
ータを追跡するエコー・クロック追跡回路に関する。
クセス・メモリ（ＲＡＭ）素子に関し、特に、ダブル・
データ・レート（ＤＤＲ）ＲＡＭ素子から出力されるデ
ータを追跡するエコー・クロック追跡回路に関する。
【０００２】
【従来の技術】ランダム・アクセス・メモリ（ＲＡＭ）
性能は、コンピュータ・システム性能にとって周知の制
限となる。プロセッサ・スピードは１次メモリ性能を急
速に追い越しており、プロセッサ設計者及びシステム製
造メーカの両者はメモリ性能制限を最小化しようとし
て、高性能メモリ・サブシステムを開発している。理想
的には、メモリ性能はプロセッサ性能に匹敵するか、そ
れを上回るべきである。すなわち、メモリ・サイクル時
間が１プロセッサ・クロック・サイクルよりも小さいべ
きである。これはほとんどあり得ないケースであり、メ
モリがシステムのボトルネックとなる。
性能は、コンピュータ・システム性能にとって周知の制
限となる。プロセッサ・スピードは１次メモリ性能を急
速に追い越しており、プロセッサ設計者及びシステム製
造メーカの両者はメモリ性能制限を最小化しようとし
て、高性能メモリ・サブシステムを開発している。理想
的には、メモリ性能はプロセッサ性能に匹敵するか、そ
れを上回るべきである。すなわち、メモリ・サイクル時
間が１プロセッサ・クロック・サイクルよりも小さいべ
きである。これはほとんどあり得ないケースであり、メ
モリがシステムのボトルネックとなる。
【０００３】マイクロプロセッサにより直接アクセス可
能な１次記憶装置として使用されるＲＡＭメモリ素子に
は、２つの一般的なファミリが存在する。第１はスタテ
ィック・ランダム・アクセス・メモリ素子（ＳＲＡＭ）
であり、フリップ・フロップ回路にもとづき、電源が供
給されている限りデータを保持する。第２はダイナミッ
ク・ランダム・アクセス・メモリ素子（ＤＲＡＭ）であ
り、データをコンデンサ上の電荷の関数として記憶す
る。電荷は消散するので、コンデンサは絶えずリフレッ
シュされなければならない。両者は利点と欠点を有す
る。ＤＲＡＭは比較的安価に製造可能であるが、ＳＲＡ
Ｍに比較して低速である。従って、ＳＲＡＭは一般にキ
ャッシュとして使用されるように確保されている。両方
の場合において、データはクロック・パルスの立上りま
たは立下りエッジのいずれかで、ＲＡＭから出力され
る。
能な１次記憶装置として使用されるＲＡＭメモリ素子に
は、２つの一般的なファミリが存在する。第１はスタテ
ィック・ランダム・アクセス・メモリ素子（ＳＲＡＭ）
であり、フリップ・フロップ回路にもとづき、電源が供
給されている限りデータを保持する。第２はダイナミッ
ク・ランダム・アクセス・メモリ素子（ＤＲＡＭ）であ
り、データをコンデンサ上の電荷の関数として記憶す
る。電荷は消散するので、コンデンサは絶えずリフレッ
シュされなければならない。両者は利点と欠点を有す
る。ＤＲＡＭは比較的安価に製造可能であるが、ＳＲＡ
Ｍに比較して低速である。従って、ＳＲＡＭは一般にキ
ャッシュとして使用されるように確保されている。両方
の場合において、データはクロック・パルスの立上りま
たは立下りエッジのいずれかで、ＲＡＭから出力され
る。
【０００４】ＲＡＭ技術の革新は、いわゆるダブル・デ
ータ・レート（ＤＤＲ）ＲＡＭをもたらした。ＤＤＲ
ＲＡＭは、データを立上り及び立下りクロック・エッジ
の両方で転送することにより、印加クロックの２倍の周
波数で読出し及び書込みを可能にする。ＤＤＲアーキテ
クチャの１つの欠点は、ダブル・データ・レート信号を
認識するように、プロセッサがそれらのキャッシュ制御
論理を変更しなければならないことである。通常のキャ
ッシュＳＲＡＭでは、各プロセッサ・クロック・サイク
ルにおいてＳＲＡＭが一片のデータを転送するのに対し
て、ＤＤＲではクロックの立上りエッジ及び立下りエッ
ジの両方において、一片のデータが存在する。従って、
ＤＤＲ ＤＲＡＭはエコー・クロック出力のセットを特
徴とし、ＲＡＭデータ出力の性能を追跡する伝播遅延を
有する。エコー・クロックを用いて、有効な入力データ
の検出をトリガすることにより４００ＭＨｚ乃至６００
ＭＨｚの周波数においても、プロセッサ入力バッファは
ＲＡＭデータがそこに存在するとき、データを捕獲でき
る。これは同一のクロック・スピードにおいて、各ＲＡ
Ｍが従来装置の２倍のスピードで、データを転送できる
ことを意味する。
ータ・レート（ＤＤＲ）ＲＡＭをもたらした。ＤＤＲ
ＲＡＭは、データを立上り及び立下りクロック・エッジ
の両方で転送することにより、印加クロックの２倍の周
波数で読出し及び書込みを可能にする。ＤＤＲアーキテ
クチャの１つの欠点は、ダブル・データ・レート信号を
認識するように、プロセッサがそれらのキャッシュ制御
論理を変更しなければならないことである。通常のキャ
ッシュＳＲＡＭでは、各プロセッサ・クロック・サイク
ルにおいてＳＲＡＭが一片のデータを転送するのに対し
て、ＤＤＲではクロックの立上りエッジ及び立下りエッ
ジの両方において、一片のデータが存在する。従って、
ＤＤＲ ＤＲＡＭはエコー・クロック出力のセットを特
徴とし、ＲＡＭデータ出力の性能を追跡する伝播遅延を
有する。エコー・クロックを用いて、有効な入力データ
の検出をトリガすることにより４００ＭＨｚ乃至６００
ＭＨｚの周波数においても、プロセッサ入力バッファは
ＲＡＭデータがそこに存在するとき、データを捕獲でき
る。これは同一のクロック・スピードにおいて、各ＲＡ
Ｍが従来装置の２倍のスピードで、データを転送できる
ことを意味する。
【０００５】エコー・クロックは、有効データがＲＡＭ
により転送される時を示すのに重要である。このエコー
・クロックはパイプライン化データをエコーするので、
そのように命名される。エコー・クロックとデータとの
間の追跡の損失は、メモリ素子とマイクロプロセッサと
の間の（またはその逆の）仕様違反を生じる。更なる追
跡の損失はデータ・グリッチを招き、これがシステム故
障を生じ得る。これらの２つの事象はいつでも生じるの
で、ＲＡＭ素子はＲＡＭ素子のアクセス時間よりも大き
な周波数でサイクル動作される。
により転送される時を示すのに重要である。このエコー
・クロックはパイプライン化データをエコーするので、
そのように命名される。エコー・クロックとデータとの
間の追跡の損失は、メモリ素子とマイクロプロセッサと
の間の（またはその逆の）仕様違反を生じる。更なる追
跡の損失はデータ・グリッチを招き、これがシステム故
障を生じ得る。これらの２つの事象はいつでも生じるの
で、ＲＡＭ素子はＲＡＭ素子のアクセス時間よりも大き
な周波数でサイクル動作される。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、データ転送の正確な追跡を保証するエコー・クロッ
ク回路を提供することである。
は、データ転送の正確な追跡を保証するエコー・クロッ
ク回路を提供することである。
【０００７】本発明の別の目的は、エコー・クロック追
跡を維持し、それによりデータ・グリッチを阻止するた
めに、必要に応じてＲＡＭ素子のパイプライン・データ
・クロック（クロック立上り及びクロック立下り）を自
動的に調整することである。
跡を維持し、それによりデータ・グリッチを阻止するた
めに、必要に応じてＲＡＭ素子のパイプライン・データ
・クロック（クロック立上り及びクロック立下り）を自
動的に調整することである。
【０００８】
【課題を解決するための手段】本発明によれば、任意の
サイクル時間、素子性能、またはアプリケーション条件
において、メモリ素子におけるデータとエコー・クロッ
クとの間の追跡を維持するために、比較器及び可変遅延
回路が提供される。データ対エコー・クロックの追跡を
維持し、データ・グリッチを阻止するために、メモリ素
子のパイプライン・データ・クロック（クロック立上り
／クロック立下り）が、必要に応じて自動的に調整され
る。これは、実際のメモリ・アレイ・データを追跡する
大域データ信号（ダミー・データ信号）を提供すること
により達成される。この大域データ信号がＲＡＭクロッ
クのタイミングと比較され、パイプライン・クロック
（クロック立上り／クロック立下り）が遅延されなけれ
ばならない両者の間の遅延時間を決定する。その結果、
パイプライン・クロックが常にアレイ・データが出力ラ
ッチに到来した後遷移するように、必要に応じてプッシ
ュ・アウト（push out）される。従って、サイクル時間
が減少すると、エコー・クロック及びデータの両方が等
しくプッシュ・アウトされ、それらに要求される追跡を
維持する。
サイクル時間、素子性能、またはアプリケーション条件
において、メモリ素子におけるデータとエコー・クロッ
クとの間の追跡を維持するために、比較器及び可変遅延
回路が提供される。データ対エコー・クロックの追跡を
維持し、データ・グリッチを阻止するために、メモリ素
子のパイプライン・データ・クロック（クロック立上り
／クロック立下り）が、必要に応じて自動的に調整され
る。これは、実際のメモリ・アレイ・データを追跡する
大域データ信号（ダミー・データ信号）を提供すること
により達成される。この大域データ信号がＲＡＭクロッ
クのタイミングと比較され、パイプライン・クロック
（クロック立上り／クロック立下り）が遅延されなけれ
ばならない両者の間の遅延時間を決定する。その結果、
パイプライン・クロックが常にアレイ・データが出力ラ
ッチに到来した後遷移するように、必要に応じてプッシ
ュ・アウト（push out）される。従って、サイクル時間
が減少すると、エコー・クロック及びデータの両方が等
しくプッシュ・アウトされ、それらに要求される追跡を
維持する。
【０００９】
【発明の実施の形態】図１を参照すると、ヒューズ回路
により制御されるエコー・クロックを有するダブル・デ
ータ・レート（ＤＤＲ）ＳＲＡＭが示される。ＳＲＡＭ
１０は、メモリ制御装置１２によりアクセス可能なアド
レス指定可能メモリ位置のアレイを含む。ＳＲＡＭアレ
イ１０からのデータは２つのグループ、すなわち立上り
データ及び立下りデータに分割される。立上りデータは
ラッチ１４を介して、マイクロプロセッサ入力バッファ
（図示せず）にラッチされ、同様に立下りデータはラッ
チ１６を介してラッチされる。各々は次のサイクルのそ
れぞれクロック立上り／クロック立下りによりラッチさ
れる。ラッチ２２及び２４もまた、それぞれクロック立
上り／クロック立下りによりラッチされ、エコー・クロ
ック信号１８を出力する。このように、エコー・クロッ
ク信号１８はデータ信号２０を追跡する。すなわち、エ
コー・クロック信号１８はラッチ１４及び１６から出力
されるデータを追跡し、有効データがデータ線２０上で
使用可能な時を示す。ラッチ２２の入力は電圧ハイに接
続され、ラッチ２４の入力は電圧ロウに接続される。マ
スタ・クロック信号２８は制御装置１２を駆動する。
により制御されるエコー・クロックを有するダブル・デ
ータ・レート（ＤＤＲ）ＳＲＡＭが示される。ＳＲＡＭ
１０は、メモリ制御装置１２によりアクセス可能なアド
レス指定可能メモリ位置のアレイを含む。ＳＲＡＭアレ
イ１０からのデータは２つのグループ、すなわち立上り
データ及び立下りデータに分割される。立上りデータは
ラッチ１４を介して、マイクロプロセッサ入力バッファ
（図示せず）にラッチされ、同様に立下りデータはラッ
チ１６を介してラッチされる。各々は次のサイクルのそ
れぞれクロック立上り／クロック立下りによりラッチさ
れる。ラッチ２２及び２４もまた、それぞれクロック立
上り／クロック立下りによりラッチされ、エコー・クロ
ック信号１８を出力する。このように、エコー・クロッ
ク信号１８はデータ信号２０を追跡する。すなわち、エ
コー・クロック信号１８はラッチ１４及び１６から出力
されるデータを追跡し、有効データがデータ線２０上で
使用可能な時を示す。ラッチ２２の入力は電圧ハイに接
続され、ラッチ２４の入力は電圧ロウに接続される。マ
スタ・クロック信号２８は制御装置１２を駆動する。
【００１０】クロック立上りはマスタ・クロック２８の
立上りエッジから生成される。クロック立下りはマスタ
・クロック２８の立下りエッジから生成される。クロッ
ク立上り／クロック立下りクロックが遅延されない場
合、ＤＯ（データ）とＣＯ（エコー・クロック）との間
の追跡は、図２のタイミング図内の"スキュー"により示
されるように失われる。これはＤＯがクロック立上りで
はなく、アレイ・データによりゲートされるからであ
る。しかしながら、ＣＯはそのプリセット入力のため
に、常にクロック立上りによりゲートされる。クロック
立上り／クロック立下りの両方が遅延される場合、ＤＯ
及びＣＯは、タイミング図の下方にＤＯ及びＣＯにより
示されるように追跡する。これはＤＯ及びＣＯの両方が
クロック立上り／クロック立下りによりゲートされるか
らである。図２では、１Ｒ、１Ｆがそれぞれクロック立
上り"Ｒ"及び立下り"Ｆ"における、サイクル１からのデ
ータを指し示す。同一の指定がサイクル２及びサイクル
３などについても当てはまる。
立上りエッジから生成される。クロック立下りはマスタ
・クロック２８の立下りエッジから生成される。クロッ
ク立上り／クロック立下りクロックが遅延されない場
合、ＤＯ（データ）とＣＯ（エコー・クロック）との間
の追跡は、図２のタイミング図内の"スキュー"により示
されるように失われる。これはＤＯがクロック立上りで
はなく、アレイ・データによりゲートされるからであ
る。しかしながら、ＣＯはそのプリセット入力のため
に、常にクロック立上りによりゲートされる。クロック
立上り／クロック立下りの両方が遅延される場合、ＤＯ
及びＣＯは、タイミング図の下方にＤＯ及びＣＯにより
示されるように追跡する。これはＤＯ及びＣＯの両方が
クロック立上り／クロック立下りによりゲートされるか
らである。図２では、１Ｒ、１Ｆがそれぞれクロック立
上り"Ｒ"及び立下り"Ｆ"における、サイクル１からのデ
ータを指し示す。同一の指定がサイクル２及びサイクル
３などについても当てはまる。
【００１１】遅延問題に対する１つの解決策は、決して
サイクル時間をアクセス時間よりも速く走行させないよ
うにし、素子の潜在能力を深刻に制限することである。
図１に示されるように、別のより実行可能な解決策は、
マスタ・クロック２８からのクロック立上り／クロック
立下りを遅延回路を介して遅延することである。ここで
遅延回路はクロック発生器３０及び３２、及び可変遅延
回路３４及び３６をそれぞれ含む。可変遅延回路はレー
ザ溶断式プログラマブル遅延モジュール３８により制御
されて、パイプライン・クロックであるクロック立上り
及びクロック立下りを遅延させ、それによりアレイ・デ
ータＤＯが常にパイプライン・クロックすなわちクロッ
ク立上り及びクロック立下りよりも先行するようにす
る。しかしながら、このアプローチは、異なるサイクル
時間及びＳＲＡＭ性能変化に対して、どの程度の遅延が
要求されるかを決定するための重大な特徴付け作業を必
要とする。このアプローチはまた、アレイ・データとパ
イプライン・クロックとの間で要求される追加のタイミ
ング余裕により、パイプライン・アクセス時間を低下さ
せる。更に、このアプローチはまた、一旦ヒューズが溶
断されると、ＳＲＡＭの柔軟性を制限する。
サイクル時間をアクセス時間よりも速く走行させないよ
うにし、素子の潜在能力を深刻に制限することである。
図１に示されるように、別のより実行可能な解決策は、
マスタ・クロック２８からのクロック立上り／クロック
立下りを遅延回路を介して遅延することである。ここで
遅延回路はクロック発生器３０及び３２、及び可変遅延
回路３４及び３６をそれぞれ含む。可変遅延回路はレー
ザ溶断式プログラマブル遅延モジュール３８により制御
されて、パイプライン・クロックであるクロック立上り
及びクロック立下りを遅延させ、それによりアレイ・デ
ータＤＯが常にパイプライン・クロックすなわちクロッ
ク立上り及びクロック立下りよりも先行するようにす
る。しかしながら、このアプローチは、異なるサイクル
時間及びＳＲＡＭ性能変化に対して、どの程度の遅延が
要求されるかを決定するための重大な特徴付け作業を必
要とする。このアプローチはまた、アレイ・データとパ
イプライン・クロックとの間で要求される追加のタイミ
ング余裕により、パイプライン・アクセス時間を低下さ
せる。更に、このアプローチはまた、一旦ヒューズが溶
断されると、ＳＲＡＭの柔軟性を制限する。
【００１２】図３を参照すると、本発明に従うエコー・
クロック回路を有するダブル・データ・レート（ＤＤ
Ｒ）ＳＲＡＭの概略図が示される。素子のＳＲＡＭ部分
は図１に示されるものと同様であり、従って同様の表記
が使用される。例えば、ＳＲＡＭ１０は、メモリ制御装
置１２によりアクセス可能なアドレス指定可能メモリ位
置のアレイを含む。ＳＲＡＭアレイ１０からのデータは
２つのグループ、すなわち立上りデータ及び立下りデー
タに分割される。立上りデータはラッチ１４を介して、
マイクロプロセッサ入力バッファ（図示せず）にラッチ
され、同様に立下りデータはラッチ１６を介してラッチ
される。各々は次のサイクルのそれぞれクロック立上り
／クロック立下りによりラッチされる。ラッチ２２及び
２４もまた、それぞれクロック立上り／クロック立下り
によりラッチされ、エコー・クロック信号１８を出力す
る。このように、エコー・クロック信号１８はデータ信
号２０を追跡する。比較器４０がパイプライン・クロッ
クすなわちクロック立上り及びクロック立下りに追加さ
れるべき必要な遅延を計算するために使用される。遅延
は遅延３乃至遅延０とラベル付けされ、遅延３が最も大
きな遅延を有し、遅延０が最も小さな遅延を有する。比
較器４０は、ＳＲＡＭマスタ・クロック２８と大域デー
タ線（ＧＤＡＴＡ）４２との比較を行う。ＧＤＡＴＡは
ＳＲＡＭ１０からの出力として、アレイ・アクセスを追
跡するダミー・アレイ・データ線として提供される。計
算された遅延がレジスタ４４に記憶され、次のクロック
・サイクルにおいて使用される。
クロック回路を有するダブル・データ・レート（ＤＤ
Ｒ）ＳＲＡＭの概略図が示される。素子のＳＲＡＭ部分
は図１に示されるものと同様であり、従って同様の表記
が使用される。例えば、ＳＲＡＭ１０は、メモリ制御装
置１２によりアクセス可能なアドレス指定可能メモリ位
置のアレイを含む。ＳＲＡＭアレイ１０からのデータは
２つのグループ、すなわち立上りデータ及び立下りデー
タに分割される。立上りデータはラッチ１４を介して、
マイクロプロセッサ入力バッファ（図示せず）にラッチ
され、同様に立下りデータはラッチ１６を介してラッチ
される。各々は次のサイクルのそれぞれクロック立上り
／クロック立下りによりラッチされる。ラッチ２２及び
２４もまた、それぞれクロック立上り／クロック立下り
によりラッチされ、エコー・クロック信号１８を出力す
る。このように、エコー・クロック信号１８はデータ信
号２０を追跡する。比較器４０がパイプライン・クロッ
クすなわちクロック立上り及びクロック立下りに追加さ
れるべき必要な遅延を計算するために使用される。遅延
は遅延３乃至遅延０とラベル付けされ、遅延３が最も大
きな遅延を有し、遅延０が最も小さな遅延を有する。比
較器４０は、ＳＲＡＭマスタ・クロック２８と大域デー
タ線（ＧＤＡＴＡ）４２との比較を行う。ＧＤＡＴＡは
ＳＲＡＭ１０からの出力として、アレイ・アクセスを追
跡するダミー・アレイ・データ線として提供される。計
算された遅延がレジスタ４４に記憶され、次のクロック
・サイクルにおいて使用される。
【００１３】図４は、比較器４０の詳細図である。比較
器への入力は、マスタ・クロック２８とダミーＧＤＡＴ
Ａ４２である。ワンショット回路４５及び４６が、それ
ぞれ立上り及び立下りクロック・エッジを受信し、小ク
ロック・パルスを出力する。立上りパルスはインバータ
４３を介して渡される。その後、両パルスはトランジス
タ５０及び５２を介してゲートされ、カスケード接続さ
れたインバータ５４及び５６にパルスが出力される。こ
れらのインバータは、クロック２８の次の遷移までパル
ス値を保持する単純メモリ回路として作用する。このよ
うにして、停止信号がクロックの立上りエッジにより生
成され、リセット信号がクロックの立下りエッジにより
生成される。
器への入力は、マスタ・クロック２８とダミーＧＤＡＴ
Ａ４２である。ワンショット回路４５及び４６が、それ
ぞれ立上り及び立下りクロック・エッジを受信し、小ク
ロック・パルスを出力する。立上りパルスはインバータ
４３を介して渡される。その後、両パルスはトランジス
タ５０及び５２を介してゲートされ、カスケード接続さ
れたインバータ５４及び５６にパルスが出力される。こ
れらのインバータは、クロック２８の次の遷移までパル
ス値を保持する単純メモリ回路として作用する。このよ
うにして、停止信号がクロックの立上りエッジにより生
成され、リセット信号がクロックの立下りエッジにより
生成される。
【００１４】図４と併せて図５を参照すると、クロック
・パルス２８の立上りエッジにおいて、リセット信号が
無効にされ、インバータ５４及び５６から出力される停
止信号がアクティブ状態にされる。クロック信号の立下
りエッジでは、ラッチ５８、６０、６２及び６４がリセ
ットされる。その後、ＳＲＡＭ１０ゲート・アレイが、
ダミー・データＧＤＡＴＡ４２により示されるデータを
出力するとき、比較器４０は"ピーリング（peeling）"
処理を開始し、クロック・パルスが再びハイ状態に遷移
して停止信号を有効にするまで、ラッチ５８、６０、６
２及び６４を通じて順次ＧＤＡＴＡをラッチする。すな
わち、サイクル時間がＧＤＡＴＡ遅延よりも長い場合、
次のサイクルのクロック２８がそれ以上の遅延の減少を
停止するまで、遅延３乃至遅延０は順次無効にされる。
・パルス２８の立上りエッジにおいて、リセット信号が
無効にされ、インバータ５４及び５６から出力される停
止信号がアクティブ状態にされる。クロック信号の立下
りエッジでは、ラッチ５８、６０、６２及び６４がリセ
ットされる。その後、ＳＲＡＭ１０ゲート・アレイが、
ダミー・データＧＤＡＴＡ４２により示されるデータを
出力するとき、比較器４０は"ピーリング（peeling）"
処理を開始し、クロック・パルスが再びハイ状態に遷移
して停止信号を有効にするまで、ラッチ５８、６０、６
２及び６４を通じて順次ＧＤＡＴＡをラッチする。すな
わち、サイクル時間がＧＤＡＴＡ遅延よりも長い場合、
次のサイクルのクロック２８がそれ以上の遅延の減少を
停止するまで、遅延３乃至遅延０は順次無効にされる。
【００１５】しかしながら、サイクル時間が短い場合、
遅延３乃至遅延０は無効にされる時間を有さず、全遅延
すなわち遅延３がクロック立上り／クロック立下りに追
加される。一旦必要な遅延が計算されると、結果（遅延
３乃至遅延０）が登録されて、次のサイクルのパイプラ
イン・クロックのために使用される。登録は遅延がクロ
ック立上り／クロック立下りクロックの両方に等しく追
加されなければならないために必要となる。図５のタイ
ミング例は、遅延３、遅延２、遅延１が無効にされるこ
とを示す。ここで遅延０は十分な無効時間を有さない。
遅延信号は次にレジスタ４４に渡され、その後、可変遅
延回路６６及び６８に渡され、これらの遅延回路がそれ
に応じてクロック立上り／クロック立下りを遅延する。
遅延３乃至遅延０は無効にされる時間を有さず、全遅延
すなわち遅延３がクロック立上り／クロック立下りに追
加される。一旦必要な遅延が計算されると、結果（遅延
３乃至遅延０）が登録されて、次のサイクルのパイプラ
イン・クロックのために使用される。登録は遅延がクロ
ック立上り／クロック立下りクロックの両方に等しく追
加されなければならないために必要となる。図５のタイ
ミング例は、遅延３、遅延２、遅延１が無効にされるこ
とを示す。ここで遅延０は十分な無効時間を有さない。
遅延信号は次にレジスタ４４に渡され、その後、可変遅
延回路６６及び６８に渡され、これらの遅延回路がそれ
に応じてクロック立上り／クロック立下りを遅延する。
【００１６】図６を参照すると、本発明に従う可変遅延
回路の詳細図が示される。クロック信号が、トランジス
タ７０、７２及び７４、カスケード接続されるバッファ
７６、７８及びバッファ８９を含むバッファ回路に入力
される。バッファリングされたクロック信号が次に、パ
イプライン・アクセス遅延バッファ対８０−８１、８２
−８３、８４−８５、及び８６−８７を通じて、ＮＡＮ
Ｄゲート１００乃至１０５を含む可変遅延論理回路に伝
播される。各遅延バッファ対は、ＮＡＮＤゲート１００
乃至１０３への１入力を構成する。ＮＡＮＤゲート１０
０乃至１０３の各々への第２の入力は、図４の比較器か
ら出力される遅延０乃至遅延３である。復元遅延回路１
０６は、バッファ１０９乃至１１１を介してトランジス
タ１０７及び１０８をリセットすることにより、クロッ
ク立上り及びクロック立下りのパルス幅をセットする。
クロック立上り／クロック立下りを正確に遅めるため
に、遅延ユニットは、図４のＧＤＡＴＡ対クロック比較
器回路内のラッチ素子と類似でなければならない。遅延
０乃至遅延１が使用されるとき、低速路ドライバ１２０
が使用され、遅延２乃至遅延３が使用されるとき、低速
路ドライバ１２２が使用される。また遅延が必要とされ
ない場合には（すなわち遅延３乃至遅延０＝０）、遅延
路はバイパスされ、バッファ９０及びトランジスタ９１
を通じて、クロック立上り／クロック立下りドライバ１
１３に至る並列の高速路が使用される。カスケード接続
されるインバータ１１２は、ドライバ１１３の現状態を
保持するラッチとして作用する。
回路の詳細図が示される。クロック信号が、トランジス
タ７０、７２及び７４、カスケード接続されるバッファ
７６、７８及びバッファ８９を含むバッファ回路に入力
される。バッファリングされたクロック信号が次に、パ
イプライン・アクセス遅延バッファ対８０−８１、８２
−８３、８４−８５、及び８６−８７を通じて、ＮＡＮ
Ｄゲート１００乃至１０５を含む可変遅延論理回路に伝
播される。各遅延バッファ対は、ＮＡＮＤゲート１００
乃至１０３への１入力を構成する。ＮＡＮＤゲート１０
０乃至１０３の各々への第２の入力は、図４の比較器か
ら出力される遅延０乃至遅延３である。復元遅延回路１
０６は、バッファ１０９乃至１１１を介してトランジス
タ１０７及び１０８をリセットすることにより、クロッ
ク立上り及びクロック立下りのパルス幅をセットする。
クロック立上り／クロック立下りを正確に遅めるため
に、遅延ユニットは、図４のＧＤＡＴＡ対クロック比較
器回路内のラッチ素子と類似でなければならない。遅延
０乃至遅延１が使用されるとき、低速路ドライバ１２０
が使用され、遅延２乃至遅延３が使用されるとき、低速
路ドライバ１２２が使用される。また遅延が必要とされ
ない場合には（すなわち遅延３乃至遅延０＝０）、遅延
路はバイパスされ、バッファ９０及びトランジスタ９１
を通じて、クロック立上り／クロック立下りドライバ１
１３に至る並列の高速路が使用される。カスケード接続
されるインバータ１１２は、ドライバ１１３の現状態を
保持するラッチとして作用する。
【００１７】動作に際して、遅延３が無効にされる場
合、ＮＡＮＤゲート１０３を介する可変遅延路は使用さ
れない。遅延２及び遅延３が無効にされる場合、ＮＡＮ
Ｄゲート１０３及び１０２を介する遅延路は使用されな
い。最後に、遅延３、遅延２及び遅延１が無効にされる
場合、ＮＡＮＤゲート１０１、１０２及び１０３は使用
されない。このように、データ信号がエコー・クロック
信号と同時にラッチ出力されて、エコー・クロック追跡
を維持し、それによりデータ・グリッチを阻止するよう
に、クロック立上り／クロック立下りが自動的に調整さ
れる。
合、ＮＡＮＤゲート１０３を介する可変遅延路は使用さ
れない。遅延２及び遅延３が無効にされる場合、ＮＡＮ
Ｄゲート１０３及び１０２を介する遅延路は使用されな
い。最後に、遅延３、遅延２及び遅延１が無効にされる
場合、ＮＡＮＤゲート１０１、１０２及び１０３は使用
されない。このように、データ信号がエコー・クロック
信号と同時にラッチ出力されて、エコー・クロック追跡
を維持し、それによりデータ・グリッチを阻止するよう
に、クロック立上り／クロック立下りが自動的に調整さ
れる。
【００１８】本発明は１つの好適な実施例について述べ
られてきたが、当業者であれば、本発明がその趣旨及び
範囲内において、変更を伴い実施され得ることが理解で
きよう。
られてきたが、当業者であれば、本発明がその趣旨及び
範囲内において、変更を伴い実施され得ることが理解で
きよう。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２０】（１）データ信号及びエコー・クロック信
号を生成する高速ダブル・データ・レート（ＤＤＲ）・
メモリのためのメモリ・システムであって、マスタ・ク
ロック信号によりクロッキングされるメモリ制御装置
と、前記メモリ制御装置から入力を受信し、大域データ
信号を出力するランダム・アクセス・メモリ（ＲＡＭ）
・アレイと、大域データ信号及びマスタ・クロック信号
を受信し、それらの間の遅延タイミングを決定する比較
器と、前記遅延タイミング信号を受信し、遅延パイプラ
イン化クロック信号を生成して、前記データ信号及び前
記エコー・クロック信号を同時にラッチ出力する可変遅
延回路とを含む、メモリ・システム。 （２）前記ＲＡＭアレイがスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）素子を含む、前記（１）記
載のメモリ・システム。 （３）前記ＲＡＭアレイがダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）素子を含む、前記（１）記
載のメモリ・システム。 （４）前記比較器が、立上りマスタ・クロック・エッジ
で停止信号を生成し、立下りマスタ・クロック・エッジ
でリセット信号を生成する手段と、直列に接続される複
数のラッチであって、前記直列内の第１のラッチが前記
大域データ信号を受信するものにおいて、前記ラッチが
前記リセット信号によりリセットされ、その後、前記停
止信号が受信されるまで、前記大域データ信号の存在に
従い、複数の遅延信号を順次出力する複数のラッチとを
含む、前記（１）記載のメモリ・システム。 （５）前記遅延信号を記憶するレジスタを含む、前記
（４）記載のメモリ・システム。 （６）前記可変遅延回路が、前記マスタ・クロック信号
を遅延する直列に接続される複数の遅延バッファと、前
記遅延バッファの１つに接続される第１の入力と、前記
複数の遅延信号の１つを受信するように接続される第２
の入力とを有し、複数の可変遅延路を有効にする複数の
論理ゲートと、有効にされた前記可変遅延路に従い、パ
イプライン化クロック立上り信号及びクロック立下り信
号を出力する遅延パイプライン化クロック・ドライバと
を含む、前記（４）記載のメモリ・システム。 （７）前記比較器が遅延が要求されないと判断する場
合、前記パイプライン化クロック立上り信号及びクロッ
ク立下り信号を即時出力する高速路を含む、前記（６）
記載のメモリ・システム。
号を生成する高速ダブル・データ・レート（ＤＤＲ）・
メモリのためのメモリ・システムであって、マスタ・ク
ロック信号によりクロッキングされるメモリ制御装置
と、前記メモリ制御装置から入力を受信し、大域データ
信号を出力するランダム・アクセス・メモリ（ＲＡＭ）
・アレイと、大域データ信号及びマスタ・クロック信号
を受信し、それらの間の遅延タイミングを決定する比較
器と、前記遅延タイミング信号を受信し、遅延パイプラ
イン化クロック信号を生成して、前記データ信号及び前
記エコー・クロック信号を同時にラッチ出力する可変遅
延回路とを含む、メモリ・システム。 （２）前記ＲＡＭアレイがスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）素子を含む、前記（１）記
載のメモリ・システム。 （３）前記ＲＡＭアレイがダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）素子を含む、前記（１）記
載のメモリ・システム。 （４）前記比較器が、立上りマスタ・クロック・エッジ
で停止信号を生成し、立下りマスタ・クロック・エッジ
でリセット信号を生成する手段と、直列に接続される複
数のラッチであって、前記直列内の第１のラッチが前記
大域データ信号を受信するものにおいて、前記ラッチが
前記リセット信号によりリセットされ、その後、前記停
止信号が受信されるまで、前記大域データ信号の存在に
従い、複数の遅延信号を順次出力する複数のラッチとを
含む、前記（１）記載のメモリ・システム。 （５）前記遅延信号を記憶するレジスタを含む、前記
（４）記載のメモリ・システム。 （６）前記可変遅延回路が、前記マスタ・クロック信号
を遅延する直列に接続される複数の遅延バッファと、前
記遅延バッファの１つに接続される第１の入力と、前記
複数の遅延信号の１つを受信するように接続される第２
の入力とを有し、複数の可変遅延路を有効にする複数の
論理ゲートと、有効にされた前記可変遅延路に従い、パ
イプライン化クロック立上り信号及びクロック立下り信
号を出力する遅延パイプライン化クロック・ドライバと
を含む、前記（４）記載のメモリ・システム。 （７）前記比較器が遅延が要求されないと判断する場
合、前記パイプライン化クロック立上り信号及びクロッ
ク立下り信号を即時出力する高速路を含む、前記（６）
記載のメモリ・システム。
【図１】エコー・クロックがヒューズ回路により制御さ
れる、ダブル・データ・レート（ＤＤＲ）ＳＲＡＭの概
略図である。
れる、ダブル・データ・レート（ＤＤＲ）ＳＲＡＭの概
略図である。
【図２】遅延の無い及び遅延されたクロック立上り及び
立下りの両方において、データ及びエコー・クロック・
タイミングを比較するタイミング図である。
立下りの両方において、データ及びエコー・クロック・
タイミングを比較するタイミング図である。
【図３】本発明に従うエコー・クロック回路を有するダ
ブル・データ・レート（ＤＤＲ）ＳＲＡＭの概略図であ
る。
ブル・データ・レート（ＤＤＲ）ＳＲＡＭの概略図であ
る。
【図４】大域データとクロック信号との比較器回路の概
略図である。
略図である。
【図５】遅延線（遅延１乃至３）を生成するためのタイ
ミング図である。
ミング図である。
【図６】可変遅延回路の概略図である。
１０ ＳＲＡＭ １２ メモリ制御装置 １４、１６、２２、２４、５８、６０、６２、６４ ラ
ッチ １８ エコー・クロック信号 ２０ データ信号 ２８ マスタ・クロック信号 ３０、３２ クロック発生器 ３４、３６、６６、６８ 可変遅延回路 ３８ レーザ溶断式プログラマブル遅延モジュール ４０ 比較器 ４２ 大域データ線（ＧＤＡＴＡ） ４３、５４、５６、１１２ インバータ ４４ レジスタ ４５、４６ ワンショット回路 ５０、５２、７０、７２、７４、９１、１０７、１０８
トランジスタ ７６、７８、８９、９０、１０９、１１０、１１１ バ
ッファ １００、１０１、１０２、１０３、１０４、１０５ Ｎ
ＡＮＤゲート １０６ 復元遅延回路 １２０、１２２ 低速路ドライバ
ッチ １８ エコー・クロック信号 ２０ データ信号 ２８ マスタ・クロック信号 ３０、３２ クロック発生器 ３４、３６、６６、６８ 可変遅延回路 ３８ レーザ溶断式プログラマブル遅延モジュール ４０ 比較器 ４２ 大域データ線（ＧＤＡＴＡ） ４３、５４、５６、１１２ インバータ ４４ レジスタ ４５、４６ ワンショット回路 ５０、５２、７０、７２、７４、９１、１０７、１０８
トランジスタ ７６、７８、８９、９０、１０９、１１０、１１１ バ
ッファ １００、１０１、１０２、１０３、１０４、１０５ Ｎ
ＡＮＤゲート １０６ 復元遅延回路 １２０、１２２ 低速路ドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６２Ｓ (72)発明者 ジェームス・ジェイ・コビノ アメリカ合衆国05602、バーモント州モン トペリエ、イースト・ヒル・ロード
Claims (7)
- 【請求項１】データ信号及びエコー・クロック信号を生
成する高速ダブル・データ・レート（ＤＤＲ）・メモリ
のためのメモリ・システムであって、 マスタ・クロック信号によりクロッキングされるメモリ
制御装置と、 前記メモリ制御装置から入力を受信し、大域データ信号
を出力するランダム・アクセス・メモリ（ＲＡＭ）・ア
レイと、 大域データ信号及びマスタ・クロック信号を受信し、そ
れらの間の遅延タイミングを決定する比較器と、 前記遅延タイミング信号を受信し、遅延パイプライン化
クロック信号を生成して、前記データ信号及び前記エコ
ー・クロック信号を同時にラッチ出力する可変遅延回路
とを含む、メモリ・システム。 - 【請求項２】前記ＲＡＭアレイがスタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）素子を含む、請求項
１記載のメモリ・システム。 - 【請求項３】前記ＲＡＭアレイがダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）素子を含む、請求項
１記載のメモリ・システム。 - 【請求項４】前記比較器が、 立上りマスタ・クロック・エッジで停止信号を生成し、
立下りマスタ・クロック・エッジでリセット信号を生成
する手段と、 直列に接続される複数のラッチであって、前記直列内の
第１のラッチが前記大域データ信号を受信するものにお
いて、前記ラッチが前記リセット信号によりリセットさ
れ、その後、前記停止信号が受信されるまで、前記大域
データ信号の存在に従い、複数の遅延信号を順次出力す
る複数のラッチとを含む、請求項１記載のメモリ・シス
テム。 - 【請求項５】前記遅延信号を記憶するレジスタを含む、
請求項４記載のメモリ・システム。 - 【請求項６】前記可変遅延回路が、 前記マスタ・クロック信号を遅延する直列に接続される
複数の遅延バッファと、 前記遅延バッファの１つに接続される第１の入力と、前
記複数の遅延信号の１つを受信するように接続される第
２の入力とを有し、複数の可変遅延路を有効にする複数
の論理ゲートと、 有効にされた前記可変遅延路に従い、パイプライン化ク
ロック立上り信号及びクロック立下り信号を出力する遅
延パイプライン化クロック・ドライバとを含む、請求項
４記載のメモリ・システム。 - 【請求項７】前記比較器が遅延が要求されないと判断す
る場合、前記パイプライン化クロック立上り信号及びク
ロック立下り信号を即時出力する高速路を含む、請求項
６記載のメモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/420694 | 1999-10-19 | ||
| US09/420,694 US6134182A (en) | 1999-10-19 | 1999-10-19 | Cycle independent data to echo clock tracking circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001167579A true JP2001167579A (ja) | 2001-06-22 |
| JP3495324B2 JP3495324B2 (ja) | 2004-02-09 |
Family
ID=23667486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000312408A Expired - Lifetime JP3495324B2 (ja) | 1999-10-19 | 2000-10-12 | サイクル独立なデータ対エコー・クロック追跡回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6134182A (ja) |
| JP (1) | JP3495324B2 (ja) |
| KR (1) | KR100370293B1 (ja) |
| CN (1) | CN1179362C (ja) |
| GB (1) | GB2358265B (ja) |
| MY (1) | MY121171A (ja) |
| SG (1) | SG87178A1 (ja) |
| TW (1) | TW507214B (ja) |
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