JPH0817182A - 論理データ入力ラッチ回路 - Google Patents
論理データ入力ラッチ回路Info
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- JPH0817182A JPH0817182A JP6165813A JP16581394A JPH0817182A JP H0817182 A JPH0817182 A JP H0817182A JP 6165813 A JP6165813 A JP 6165813A JP 16581394 A JP16581394 A JP 16581394A JP H0817182 A JPH0817182 A JP H0817182A
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- 239000004065 semiconductor Substances 0.000 claims description 38
- 230000001360 synchronised effect Effects 0.000 claims description 28
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 208000028780 ocular motility disease Diseases 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】システムクロックに対し、各種入力信号をある
所定のセットアップ時間をもって入力する場合に、この
セットアップ時間を有効に活用してアクセス時間の高速
化を図る。 【構成】システムクロック入力と、このクロック入力の
立ち上がりエッジに同期して、数ｎＳのセットアップ時
間をもって入力されるアドレス入力と、書き込みデータ
入力と、各種制御を行なうためのＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＣＳ等の入力ピンが存在する同期型半導体メモリに
おいて、クロックに同期して入力されるこれらの入力信
号のラッチをクロック入力に同期して発生する内部クロ
ック信号により行なうに際し、入力データ信号側に必要
となる論理回路及び配線遅延時間をラッチ回路の前に配
置し、クロックに対するセットアップ時間を有効に活用
することにより、アクセスが高速化する。
所定のセットアップ時間をもって入力する場合に、この
セットアップ時間を有効に活用してアクセス時間の高速
化を図る。 【構成】システムクロック入力と、このクロック入力の
立ち上がりエッジに同期して、数ｎＳのセットアップ時
間をもって入力されるアドレス入力と、書き込みデータ
入力と、各種制御を行なうためのＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＣＳ等の入力ピンが存在する同期型半導体メモリに
おいて、クロックに同期して入力されるこれらの入力信
号のラッチをクロック入力に同期して発生する内部クロ
ック信号により行なうに際し、入力データ信号側に必要
となる論理回路及び配線遅延時間をラッチ回路の前に配
置し、クロックに対するセットアップ時間を有効に活用
することにより、アクセスが高速化する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入力
回路に関し、特に、システムクロックを入力し、システ
ムクロックの立ち上がりエッジに同期して動作する同期
型半導体メモリの論理データ入力回路に関する。
回路に関し、特に、システムクロックを入力し、システ
ムクロックの立ち上がりエッジに同期して動作する同期
型半導体メモリの論理データ入力回路に関する。
【０００２】
【従来の技術】従来の半導体メモリにおいては、システ
ムクロック入力が存在せず、ダイナミック型メモリにお
いては、ＲＡＳ￣（ロウアドレスストローブ信号）やＣ
ＡＳ￣（カラムアドレスストローブ信号）、さらにＷＥ
￣（ライトイネーブル信号）、スタティック型メモリに
おいては、ＣＥ￣（チップイネーブル信号）の各々立ち
下がりエッジに同期して、アドレス信号の入力、及び書
き込みデータ信号の入力が行なわれていた。なお、ＲＡ
Ｓ￣等、信号名に後続する記号￣は、該信号がロー（Ｌ
ｏｗ）アクティブであることを表わしている。
ムクロック入力が存在せず、ダイナミック型メモリにお
いては、ＲＡＳ￣（ロウアドレスストローブ信号）やＣ
ＡＳ￣（カラムアドレスストローブ信号）、さらにＷＥ
￣（ライトイネーブル信号）、スタティック型メモリに
おいては、ＣＥ￣（チップイネーブル信号）の各々立ち
下がりエッジに同期して、アドレス信号の入力、及び書
き込みデータ信号の入力が行なわれていた。なお、ＲＡ
Ｓ￣等、信号名に後続する記号￣は、該信号がロー（Ｌ
ｏｗ）アクティブであることを表わしている。
【０００３】システムクロック入力が存在しない従来の
非同期型メモリにおいては、アドレスや書き込みデータ
の入力は、ＲＡＳ￣、ＣＡＳ￣、ＷＥ￣やＣＥ￣入力に
対するセットアップ時間が例えば０ｎＳ（ナノ秒）、ホ
ールド時間が例えば数ｎＳという設計仕様とされ、アド
レス入力や、書き込みデータ入力のラッチ回路は、ＲＡ
Ｓ￣、ＣＡＳ￣、ＷＥ￣又はＣＥ￣の活性化を受けて半
導体内部にて発生される内部制御信号により、ラッチの
タイミングが決定されていた。
非同期型メモリにおいては、アドレスや書き込みデータ
の入力は、ＲＡＳ￣、ＣＡＳ￣、ＷＥ￣やＣＥ￣入力に
対するセットアップ時間が例えば０ｎＳ（ナノ秒）、ホ
ールド時間が例えば数ｎＳという設計仕様とされ、アド
レス入力や、書き込みデータ入力のラッチ回路は、ＲＡ
Ｓ￣、ＣＡＳ￣、ＷＥ￣又はＣＥ￣の活性化を受けて半
導体内部にて発生される内部制御信号により、ラッチの
タイミングが決定されていた。
【０００４】図６に、従来のダイナミック型半導体メモ
リのカラムアドレス入力から、Ｉ／Ｏピンまでの、ｔＡ
Ａ（アドレスアクセス）パスのブロック図を例として示
す。アドレス入力端子からアドレス初段回路、アドレス
バッファ、プリデコード回路、カラムデコーダを介して
カラムスイッチ（カラムＳＷ）までが、アドレス決定の
パスであり、カラムスイッチにおける選択からＩ／Ｏピ
ンのデータ出力Ｄoutにデータが出力されるまでが、デ
ータ伝達パスとなり、ｔＡＡは、アドレス決定までのパ
スの所要時間にデータ伝達パスの所要時間を加算した値
により決定される。
リのカラムアドレス入力から、Ｉ／Ｏピンまでの、ｔＡ
Ａ（アドレスアクセス）パスのブロック図を例として示
す。アドレス入力端子からアドレス初段回路、アドレス
バッファ、プリデコード回路、カラムデコーダを介して
カラムスイッチ（カラムＳＷ）までが、アドレス決定の
パスであり、カラムスイッチにおける選択からＩ／Ｏピ
ンのデータ出力Ｄoutにデータが出力されるまでが、デ
ータ伝達パスとなり、ｔＡＡは、アドレス決定までのパ
スの所要時間にデータ伝達パスの所要時間を加算した値
により決定される。
【０００５】ここで、外部アドレス入力の確定は、ＣＡ
Ｓ￣の立ち下がりエッジであるため、アドレスバッファ
内のアドレスラッチ回路は、このタイミングで決定され
ることとなる。
Ｓ￣の立ち下がりエッジであるため、アドレスバッファ
内のアドレスラッチ回路は、このタイミングで決定され
ることとなる。
【０００６】上記アドレスラッチ回路について、Ｄ型ラ
ッチ回路やＲ−Ｓフリップフロップ等で構成し、ＣＡＳ
￣の立ち下がりエッジで遮断、確定し、これ以前には、
データスルーとした（そのまま伝達する）構成のものが
ファーストページ型のＤＲＡＭと呼ばれるものであり、
また、このアドレスラッチ回路を、Ｄ型フリップフロッ
プ回路等に代表されるようなイネーブル型のラッチ形式
としたものが、前世代のページ型ＤＲＡＭである。
ッチ回路やＲ−Ｓフリップフロップ等で構成し、ＣＡＳ
￣の立ち下がりエッジで遮断、確定し、これ以前には、
データスルーとした（そのまま伝達する）構成のものが
ファーストページ型のＤＲＡＭと呼ばれるものであり、
また、このアドレスラッチ回路を、Ｄ型フリップフロッ
プ回路等に代表されるようなイネーブル型のラッチ形式
としたものが、前世代のページ型ＤＲＡＭである。
【０００７】上述の例からわかるように、非同期型の半
導体メモリにおいては、ページ型ＤＲＡＭのカラムアド
レスラッチや、ファーストページ型ＤＲＡＭを含めたロ
ウアドレスラッチ、又は書き込みデータのラッチの例の
ように、外部データのイネーブルとラッチを行なってい
るものと、ファーストページ型ＤＲＡＭのカラムアドレ
スラッチのように、始めからセットアップ時間中はアド
レスデータ、さらにデータ伝達の仕事を行ない、ラッチ
タイミングの仕事はただ単に外部データの遮断、確定の
みであるというようなものが存在していた。
導体メモリにおいては、ページ型ＤＲＡＭのカラムアド
レスラッチや、ファーストページ型ＤＲＡＭを含めたロ
ウアドレスラッチ、又は書き込みデータのラッチの例の
ように、外部データのイネーブルとラッチを行なってい
るものと、ファーストページ型ＤＲＡＭのカラムアドレ
スラッチのように、始めからセットアップ時間中はアド
レスデータ、さらにデータ伝達の仕事を行ない、ラッチ
タイミングの仕事はただ単に外部データの遮断、確定の
みであるというようなものが存在していた。
【０００８】ところで、一概にラッチ回路といった場合
にも、前記の如く、Ｄ型フリップフロップのように、次
段へのデータ伝達イネーブルとラッチが同一タイミング
であるものや、イネーブルタイミングとラッチタイミン
グが別々となるＤ型ラッチやＲ−Ｓフリップフロップの
ような形式等、種々存在している。
にも、前記の如く、Ｄ型フリップフロップのように、次
段へのデータ伝達イネーブルとラッチが同一タイミング
であるものや、イネーブルタイミングとラッチタイミン
グが別々となるＤ型ラッチやＲ−Ｓフリップフロップの
ような形式等、種々存在している。
【０００９】しかしながら、このような従来の非同期型
半導体メモリにおけるラッチ回路の特徴は、非同期型で
あるがために、ラッチするタイミングを作る制御信号
側、すなわちこの場合には、ＲＡＳ￣、ＣＡＳ￣、ＷＥ
￣、ＣＥ￣等の入力信号から発生される内部信号が、内
部のバッファ、デコーダ、アンプ等の動作タイミングを
作るために、種々の遅延時間をもって発生されることに
なる。
半導体メモリにおけるラッチ回路の特徴は、非同期型で
あるがために、ラッチするタイミングを作る制御信号
側、すなわちこの場合には、ＲＡＳ￣、ＣＡＳ￣、ＷＥ
￣、ＣＥ￣等の入力信号から発生される内部信号が、内
部のバッファ、デコーダ、アンプ等の動作タイミングを
作るために、種々の遅延時間をもって発生されることに
なる。
【００１０】従って、アドレスや書き込みデータのラッ
チ場所、及びタイミングは回路内部においてある程度自
由に作成することができ、セットアップ時間やホールド
時間の仕様に対するマージン設計も、むだ時間を少なく
設定しながら実現することが可能とされていた。
チ場所、及びタイミングは回路内部においてある程度自
由に作成することができ、セットアップ時間やホールド
時間の仕様に対するマージン設計も、むだ時間を少なく
設定しながら実現することが可能とされていた。
【００１１】図７に、このラッチ回路の配置場所とタイ
ミングの関連を示すブロック図を示す。同図において
は、アドレス入力ピンから出力ピンまでの種々の回路を
ブロックとして表わしたものであり、アドレス初段回路
から出力バッファ回路までを示している。
ミングの関連を示すブロック図を示す。同図において
は、アドレス入力ピンから出力ピンまでの種々の回路を
ブロックとして表わしたものであり、アドレス初段回路
から出力バッファ回路までを示している。
【００１２】また、外部から入力される制御信号として
ＲＡＳ￣、ＣＡＳ￣及びＷＥ￣等を入力して内部タイミ
ング信号を発生する制御回路が図示のように設けられて
おり、このため種々のタイミング遅延時間をもった内部
信号が始めから存在することになる。
ＲＡＳ￣、ＣＡＳ￣及びＷＥ￣等を入力して内部タイミ
ング信号を発生する制御回路が図示のように設けられて
おり、このため種々のタイミング遅延時間をもった内部
信号が始めから存在することになる。
【００１３】図７において、外部から入力されるアドレ
ス信号は初段回路を通過し、回路Ａ、回路Ｂと伝達さ
れ、最終的には回路Ｚから出力バッファを介して、出力
ピン（Ｉ／Ｏ）にデータが出力される。これがｔＡＡパ
スであり、アドレス入力からＩ／Ｏピン出力までがアク
セス時間となる。
ス信号は初段回路を通過し、回路Ａ、回路Ｂと伝達さ
れ、最終的には回路Ｚから出力バッファを介して、出力
ピン（Ｉ／Ｏ）にデータが出力される。これがｔＡＡパ
スであり、アドレス入力からＩ／Ｏピン出力までがアク
セス時間となる。
【００１４】入力された外部アドレスを確定するラッチ
回路は、ｔＡＡパス中の回路において、カラムスイッチ
までのアドレスパス中（図６参照）であれば、基本的に
はどこに存在しても良く、必要に応じて決定すれば良
い。
回路は、ｔＡＡパス中の回路において、カラムスイッチ
までのアドレスパス中（図６参照）であれば、基本的に
はどこに存在しても良く、必要に応じて決定すれば良
い。
【００１５】図７において、制御信号側の制御回路１の
出力信号をラッチタイミング信号とし、回路Ａにアドレ
スラッチ回路を設けるものとした場合と、回路Ｂにアド
レスラッチ回路を設けるものとした場合とを比較する
と、アドレスデータの伝達に要する時間のうち、回路Ａ
から回路Ｂへの伝達時間ｔ1分の特性値変化が発生する
ことになる。すなわち、回路Ａにアドレスラッチ回路を
設ける場合には、回路Ｂの場合に比べ、時間ｔ1分だけ
セットアップ時間を厳しくすることができ、０ｎＳ付近
にすることができるが、逆にホールド時間はｔ1分だけ
余分に必要となってくる。
出力信号をラッチタイミング信号とし、回路Ａにアドレ
スラッチ回路を設けるものとした場合と、回路Ｂにアド
レスラッチ回路を設けるものとした場合とを比較する
と、アドレスデータの伝達に要する時間のうち、回路Ａ
から回路Ｂへの伝達時間ｔ1分の特性値変化が発生する
ことになる。すなわち、回路Ａにアドレスラッチ回路を
設ける場合には、回路Ｂの場合に比べ、時間ｔ1分だけ
セットアップ時間を厳しくすることができ、０ｎＳ付近
にすることができるが、逆にホールド時間はｔ1分だけ
余分に必要となってくる。
【００１６】以上からわかるように、非同期型半導体メ
モリにおいては、ラッチタイミングを決定する側の制御
信号系に多くのタイミング発生回路がすでに存在してい
るため、セットアップ及びホールドの仕様に対する設
計、及びｔＡＡアクセスパスにおいて、セットアップ時
間によるむだ時間無しに設計することが可能とされてい
た。
モリにおいては、ラッチタイミングを決定する側の制御
信号系に多くのタイミング発生回路がすでに存在してい
るため、セットアップ及びホールドの仕様に対する設
計、及びｔＡＡアクセスパスにおいて、セットアップ時
間によるむだ時間無しに設計することが可能とされてい
た。
【００１７】次に、同期型の半導体メモリについて述べ
る。
る。
【００１８】同期型半導体メモリの場合には、外部より
入力されるシステムクロックに同期して内部回路が動作
する構成であるため、前述の非同期型半導体メモリのよ
うに、内部動作を制御するタイミング発生回路があまり
存在せず、外部入力データのラッチを行なう際のセット
アップ及びホールド設計の自由度は、それほど大きくな
い。
入力されるシステムクロックに同期して内部回路が動作
する構成であるため、前述の非同期型半導体メモリのよ
うに、内部動作を制御するタイミング発生回路があまり
存在せず、外部入力データのラッチを行なう際のセット
アップ及びホールド設計の自由度は、それほど大きくな
い。
【００１９】すなわち、セットアップ時間０ｎＳ、ホー
ルド時間数ｎＳのような仕様の場合、図７に示したよう
に、回路Ａにラッチ回路を設ける場合には、制御回路１
の出力信号を用い、また、回路Ｂにラッチ回路を設ける
場合には、制御回路２の出力信号を用いるという具合
に、ｔＡＡパス中のアドレスデータ伝達時間に見合うだ
けの遅延時間をもったラッチタイミング発生回路が必要
となってくる。
ルド時間数ｎＳのような仕様の場合、図７に示したよう
に、回路Ａにラッチ回路を設ける場合には、制御回路１
の出力信号を用い、また、回路Ｂにラッチ回路を設ける
場合には、制御回路２の出力信号を用いるという具合
に、ｔＡＡパス中のアドレスデータ伝達時間に見合うだ
けの遅延時間をもったラッチタイミング発生回路が必要
となってくる。
【００２０】しかも、仕様上のセットアップ時間が０ｎ
Ｓである場合、これを常に十分満たすためには、内部の
Ｄ型フリップフロップにおいてセットアップ時間にマー
ジンを持たせなければならないため、実際的には、回路
Ａにラッチ回路を設ける場合には、制御回路２の出力信
号をラッチタイミング信号として用いることが妥当であ
ると考えられる。
Ｓである場合、これを常に十分満たすためには、内部の
Ｄ型フリップフロップにおいてセットアップ時間にマー
ジンを持たせなければならないため、実際的には、回路
Ａにラッチ回路を設ける場合には、制御回路２の出力信
号をラッチタイミング信号として用いることが妥当であ
ると考えられる。
【００２１】したがって、仕様上のセットアップ時間が
０ｎＳの場合にも、制御回路１から制御回路２への遅延
時間分がタイミングマージンとなるために、伝達時間の
遅れを生じることになる。
０ｎＳの場合にも、制御回路１から制御回路２への遅延
時間分がタイミングマージンとなるために、伝達時間の
遅れを生じることになる。
【００２２】この遅れを解消するためには、様々な工夫
がなされており、たとえば、特開平２−２０３６１１号
公報には、データとクロックの立ち上がりがほぼ同じタ
イミングで入力される場合クロックを遅延させる必要が
ありデータ出力が遅れるという問題を解決するものとし
て、クロックの立ち上がりによって、まず出力を入力デ
ータに切り換えてセットアップ時間を補償し、その後、
出力をラッチしたデータに切り換えることにより、セッ
トアップ時間を補償したデータラッチ用のフリップフロ
ップの構成が提案されている。
がなされており、たとえば、特開平２−２０３６１１号
公報には、データとクロックの立ち上がりがほぼ同じタ
イミングで入力される場合クロックを遅延させる必要が
ありデータ出力が遅れるという問題を解決するものとし
て、クロックの立ち上がりによって、まず出力を入力デ
ータに切り換えてセットアップ時間を補償し、その後、
出力をラッチしたデータに切り換えることにより、セッ
トアップ時間を補償したデータラッチ用のフリップフロ
ップの構成が提案されている。
【００２３】図１０は、前記特開平２−２０３６１１号
公報に開示されたラッチ回路の構成例を示し、セットア
ップ・マージン用にクロックＣＬＫを遅延させ、別のパ
スを設けてデータの遅延を見かけ上無くすものであり、
この回路構成によりデータの伝達時間遅延は無くすこと
ができる。すなわち、仕様上のセットアップ時間が零の
ラッチ回路８０に、データＤinとクロックＣＬＫが同時
に到着していることを利用して、遅延回路８１を通過し
たクロックＣＬＫがデータをラッチするまでの時間中
は、到着しているデータを、ラッチ回路８０とは別のパ
ス、すなわち導通状態とされたトランスファーゲート
（図中ＣＭＯＳ型パストランジスタＱ90，Ｑ91）を介し
て、バッファＢｕｆ１から出力している。
公報に開示されたラッチ回路の構成例を示し、セットア
ップ・マージン用にクロックＣＬＫを遅延させ、別のパ
スを設けてデータの遅延を見かけ上無くすものであり、
この回路構成によりデータの伝達時間遅延は無くすこと
ができる。すなわち、仕様上のセットアップ時間が零の
ラッチ回路８０に、データＤinとクロックＣＬＫが同時
に到着していることを利用して、遅延回路８１を通過し
たクロックＣＬＫがデータをラッチするまでの時間中
は、到着しているデータを、ラッチ回路８０とは別のパ
ス、すなわち導通状態とされたトランスファーゲート
（図中ＣＭＯＳ型パストランジスタＱ90，Ｑ91）を介し
て、バッファＢｕｆ１から出力している。
【００２４】しかしながら、セットアップ時間及びホー
ルド時間の仕様が０ｎＳである場合には、この方式は有
効であるが、セットアップ時間とホールド時間の仕様
が、例えばそれぞれ数ｎＳと数ｎＳである場合、この限
りで無い。すなわち、セットアップ時間の仕様が例えば
数ｎＳであれば、図１０に示すような遅延回路８１をク
ロックＣＬＫ側に設けることはもはや必要とされず、無
駄である。従って前記特開平２−２０３６１１号公報に
開示された方式は、セットアップ時間の仕様が、例えば
数ｎＳに設定される同期型半導体メモリのラッチ回路と
しては、その有効性が失われる。
ルド時間の仕様が０ｎＳである場合には、この方式は有
効であるが、セットアップ時間とホールド時間の仕様
が、例えばそれぞれ数ｎＳと数ｎＳである場合、この限
りで無い。すなわち、セットアップ時間の仕様が例えば
数ｎＳであれば、図１０に示すような遅延回路８１をク
ロックＣＬＫ側に設けることはもはや必要とされず、無
駄である。従って前記特開平２−２０３６１１号公報に
開示された方式は、セットアップ時間の仕様が、例えば
数ｎＳに設定される同期型半導体メモリのラッチ回路と
しては、その有効性が失われる。
【００２５】図８に、外部システムクロック入力に対し
外部アドレス入力、外部チップセレクト入力が存在する
同期型半導体メモリの論理データ入力ラッチ回路の例を
示す。また図９にそのタイミングチャートを示す。
外部アドレス入力、外部チップセレクト入力が存在する
同期型半導体メモリの論理データ入力ラッチ回路の例を
示す。また図９にそのタイミングチャートを示す。
【００２６】図８に示すように、この論理データ入力ラ
ッチ回路は、システムクロック入力ＣＬＫと、Ａ０から
ＡＸまでのアドレス入力と、チップセレクト入力（Ｃ
Ｓ）と、各々の初段回路と、アドレス用のＤ型フリップ
フロップで構成されるラッチ回路６４と、ＣＳ用のＤ型
フリップフロップで構成されるラッチ回路６５とから成
り、クロック（ＣＬＫ）入力初段回路６１の出力信号φ
61により両Ｄ型フリップフロップ６４、６５のイネーブ
ルラッチタイミングが決定される。
ッチ回路は、システムクロック入力ＣＬＫと、Ａ０から
ＡＸまでのアドレス入力と、チップセレクト入力（Ｃ
Ｓ）と、各々の初段回路と、アドレス用のＤ型フリップ
フロップで構成されるラッチ回路６４と、ＣＳ用のＤ型
フリップフロップで構成されるラッチ回路６５とから成
り、クロック（ＣＬＫ）入力初段回路６１の出力信号φ
61により両Ｄ型フリップフロップ６４、６５のイネーブ
ルラッチタイミングが決定される。
【００２７】ここで、クロック（ＣＬＫ）入力初段回路
６１の出力信号φ61、アドレス入力初段回路６２の出力
信号φ62、及びＣＳ入力初段回路６３の出力信号φ63に
ついて、それぞれの入力初段回路における遅延時間が互
いに同等であるものとすると、Ｄ型フリップフロップ回
路６４、６５のセットアップ時間及びホールド時間（図
中、信号φ62、63の信号φ61に対するセットアップ及び
ホールド時間）は、図９に示すように、仕様上の外部入
力セットアップ時間及びホールド時間と同等の関係とな
る。すなわちアドレス信号ＡｄｄとクロックＣＬＫの端
子間で規定される仕様上のセットアップ時間（例えば数
ｎＳ）が、そのまま、ラッチ回路６４、６５における入
力信号φ62、63とクロック信号φ61間のセットアップ時
間として割り当てられることになる。このため、ラッチ
回路のセットアップ時間としては冗長になる場合があ
る。
６１の出力信号φ61、アドレス入力初段回路６２の出力
信号φ62、及びＣＳ入力初段回路６３の出力信号φ63に
ついて、それぞれの入力初段回路における遅延時間が互
いに同等であるものとすると、Ｄ型フリップフロップ回
路６４、６５のセットアップ時間及びホールド時間（図
中、信号φ62、63の信号φ61に対するセットアップ及び
ホールド時間）は、図９に示すように、仕様上の外部入
力セットアップ時間及びホールド時間と同等の関係とな
る。すなわちアドレス信号ＡｄｄとクロックＣＬＫの端
子間で規定される仕様上のセットアップ時間（例えば数
ｎＳ）が、そのまま、ラッチ回路６４、６５における入
力信号φ62、63とクロック信号φ61間のセットアップ時
間として割り当てられることになる。このため、ラッチ
回路のセットアップ時間としては冗長になる場合があ
る。
【００２８】図９のタイミングチャートに示すように、
両フリップフロップ回路６４、６５の出力信号φ64、φ
65の変化タイミングは、実質的にはクロック（ＣＬＫ）
入力初段回路６１の出力信号φ61のタイミングにより決
定されることになる。
両フリップフロップ回路６４、６５の出力信号φ64、φ
65の変化タイミングは、実質的にはクロック（ＣＬＫ）
入力初段回路６１の出力信号φ61のタイミングにより決
定されることになる。
【００２９】
【発明が解決しようとする課題】従来の同期型半導体メ
モリの論理データ入力ラッチ回路においては、図８、図
９に示したように、データ側の伝達時間を決定するタイ
ミングは、ＣＬＫ初段回路の出力信号φ61により規定さ
れるため、仕様上、０ｎＳから所定の値例えば数ｎＳに
変更されたセットアップ時間に対して、このセットアッ
プ時間を有効に活用することができず、データ側の伝達
時間をシステムクロックの信号φ61により遅くしてしま
っているという問題があり、このためアクセスタイムの
高速化を困難としている。
モリの論理データ入力ラッチ回路においては、図８、図
９に示したように、データ側の伝達時間を決定するタイ
ミングは、ＣＬＫ初段回路の出力信号φ61により規定さ
れるため、仕様上、０ｎＳから所定の値例えば数ｎＳに
変更されたセットアップ時間に対して、このセットアッ
プ時間を有効に活用することができず、データ側の伝達
時間をシステムクロックの信号φ61により遅くしてしま
っているという問題があり、このためアクセスタイムの
高速化を困難としている。
【００３０】さらに、図８の従来の方式の場合、ラッチ
回路６４、６５の出力信号φ64とφ65との間において、
変化タイミングにズレが発生する可能性がある。これ
は、ラッチ・イネーブル信号である信号φ61が各ラッチ
回路に到達するまでの時間差や、ラッチ回路内のスレー
ブ側のトランスファー回路から出力されるまでのインバ
ータ回路のスルーレート、さらに次段の論理回路６６へ
伝達するまでの時間差によって生じるものであり、ラッ
チ回路の出力信号φ64とφ65間のスキュー差は、論理回
路６６の出力信号φ66にハザードを発生させる可能性が
ある。これを防止するために、論理回路６６内に別のタ
イミングを入力し、ラッチ回路６４、６５の出力信号φ
64、φ65の変化タイミングに対して十分なマージンをと
ったイネーブル信号を用いなければならず、アクセスパ
ス上のむだ時間が増大することになる。
回路６４、６５の出力信号φ64とφ65との間において、
変化タイミングにズレが発生する可能性がある。これ
は、ラッチ・イネーブル信号である信号φ61が各ラッチ
回路に到達するまでの時間差や、ラッチ回路内のスレー
ブ側のトランスファー回路から出力されるまでのインバ
ータ回路のスルーレート、さらに次段の論理回路６６へ
伝達するまでの時間差によって生じるものであり、ラッ
チ回路の出力信号φ64とφ65間のスキュー差は、論理回
路６６の出力信号φ66にハザードを発生させる可能性が
ある。これを防止するために、論理回路６６内に別のタ
イミングを入力し、ラッチ回路６４、６５の出力信号φ
64、φ65の変化タイミングに対して十分なマージンをと
ったイネーブル信号を用いなければならず、アクセスパ
ス上のむだ時間が増大することになる。
【００３１】従って、本発明は、前記問題点を解消し、
システムクロックに対して入力信号を所定のセットアッ
プ時間をもって入力する場合に、このセットアップ時間
を有効に活用して高速化を達成するラッチ回路を備えた
入力回路を提供することを目的とする。また、本発明の
他の目的は、システムクロックを入力とする同期型半導
体メモリにおいて、システムクロックに対して各種入力
信号を所定のセットアップ時間をもって入力する場合
に、このセットアップ時間を有効に活用してアクセス時
間の高速化を達成する論理データ入力ラッチ回路を提供
することにある。
システムクロックに対して入力信号を所定のセットアッ
プ時間をもって入力する場合に、このセットアップ時間
を有効に活用して高速化を達成するラッチ回路を備えた
入力回路を提供することを目的とする。また、本発明の
他の目的は、システムクロックを入力とする同期型半導
体メモリにおいて、システムクロックに対して各種入力
信号を所定のセットアップ時間をもって入力する場合
に、このセットアップ時間を有効に活用してアクセス時
間の高速化を達成する論理データ入力ラッチ回路を提供
することにある。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、クロック信号を入力するクロック入力端
子と、データ信号を入力するデータ入力端子と、ラッチ
回路と、論理回路と、を半導体チップ上に備え、前記デ
ータ入力端子より入力されるデータ信号を前記クロック
入力端子より入力されるクロック信号によって前記ラッ
チ回路にラッチする入力回路において、前記データ入力
端子と前記ラッチ回路との間に前記論理回路を配し、前
記論理回路が前記データ入力端子より入力された前記デ
ータ信号を入力し、その出力を前記ラッチ回路に入力す
ることを特徴とする入力回路を提供する。
め、本発明は、クロック信号を入力するクロック入力端
子と、データ信号を入力するデータ入力端子と、ラッチ
回路と、論理回路と、を半導体チップ上に備え、前記デ
ータ入力端子より入力されるデータ信号を前記クロック
入力端子より入力されるクロック信号によって前記ラッ
チ回路にラッチする入力回路において、前記データ入力
端子と前記ラッチ回路との間に前記論理回路を配し、前
記論理回路が前記データ入力端子より入力された前記デ
ータ信号を入力し、その出力を前記ラッチ回路に入力す
ることを特徴とする入力回路を提供する。
【００３３】また、本発明は、クロック信号を入力する
クロック入力端子と、アドレス信号、データ信号、及び
動作制御信号のうちの少なくとも一を含む所定の入力信
号を入力するデータ入力端子と、ラッチ回路と、論理回
路と、を半導体チップ上に有し、前記データ入力端子よ
り入力される信号を前記クロック入力端子より入力され
る前記クロック信号によって前記ラッチ回路にラッチす
るクロック同期型記憶装置の入力回路において、前記デ
ータ入力端子と前記ラッチ回路との間に前記論理回路を
配し、前記論理回路が前記データ入力端子より入力され
た信号を入力し、その出力を前記ラッチ回路に入力する
ことを特徴とするクロック同期型記憶装置の入力回路を
提供する。
クロック入力端子と、アドレス信号、データ信号、及び
動作制御信号のうちの少なくとも一を含む所定の入力信
号を入力するデータ入力端子と、ラッチ回路と、論理回
路と、を半導体チップ上に有し、前記データ入力端子よ
り入力される信号を前記クロック入力端子より入力され
る前記クロック信号によって前記ラッチ回路にラッチす
るクロック同期型記憶装置の入力回路において、前記デ
ータ入力端子と前記ラッチ回路との間に前記論理回路を
配し、前記論理回路が前記データ入力端子より入力され
た信号を入力し、その出力を前記ラッチ回路に入力する
ことを特徴とするクロック同期型記憶装置の入力回路を
提供する。
【００３４】本発明においては、前記論理回路は、前記
クロック信号が入力されない回路で構成される。
クロック信号が入力されない回路で構成される。
【００３５】さらに、本発明の入力回路においては、前
記論理回路の代わりに所定の配線遅延を前記データ入力
端子と前記ラッチ回路との間に設け、前記データ入力端
子より入力された信号を前記配線遅延を介して前記ラッ
チ回路に入力するように構成してもよい。
記論理回路の代わりに所定の配線遅延を前記データ入力
端子と前記ラッチ回路との間に設け、前記データ入力端
子より入力された信号を前記配線遅延を介して前記ラッ
チ回路に入力するように構成してもよい。
【００３６】そして、本発明は、好ましい態様として、
システムクロック入力端子と、アドレス信号、書き込み
データ入力信号、及び各種制御を行なうための複数の制
御信号のそれぞれの入力端子を備え、前記アドレス信
号、前記書き込みデータ入力信号、及び前記制御信号の
うちの少なくとも一を含む所定の入力信号が前記システ
ムクロックに対して予め定められたセットアップ時間を
もって入力され、前記システムクロックに同期して発生
される内部クロック信号により前記入力された所定の入
力信号をラッチする同期型半導体メモリにおいて、アド
レスアクセス経路中に設けられる論理回路及び配線遅延
のうち、前記セットアップ時間に対応する遅延時間を有
する論理回路及び／又は配線遅延を、前記入力端子の所
定の端子と前記ラッチ回路の入力端との間に配置し、前
記ラッチ回路が、前記論理回路及び／又は配線遅延を介
して出力される信号を前記システムクロックに同期して
発生される内部クロック信号によりラッチすることを特
徴とする同期型半導体メモリの論理データ入力ラッチ回
路を提供する。本発明に係る同期型半導体メモリの入力
ラッチ回路の好ましい態様は、さらに請求項６及び７に
記載されている。
システムクロック入力端子と、アドレス信号、書き込み
データ入力信号、及び各種制御を行なうための複数の制
御信号のそれぞれの入力端子を備え、前記アドレス信
号、前記書き込みデータ入力信号、及び前記制御信号の
うちの少なくとも一を含む所定の入力信号が前記システ
ムクロックに対して予め定められたセットアップ時間を
もって入力され、前記システムクロックに同期して発生
される内部クロック信号により前記入力された所定の入
力信号をラッチする同期型半導体メモリにおいて、アド
レスアクセス経路中に設けられる論理回路及び配線遅延
のうち、前記セットアップ時間に対応する遅延時間を有
する論理回路及び／又は配線遅延を、前記入力端子の所
定の端子と前記ラッチ回路の入力端との間に配置し、前
記ラッチ回路が、前記論理回路及び／又は配線遅延を介
して出力される信号を前記システムクロックに同期して
発生される内部クロック信号によりラッチすることを特
徴とする同期型半導体メモリの論理データ入力ラッチ回
路を提供する。本発明に係る同期型半導体メモリの入力
ラッチ回路の好ましい態様は、さらに請求項６及び７に
記載されている。
【００３７】
【作用】上記構成のもと、本発明によれば、必要となる
所定の論理回路及び配線遅延時間を入力データのラッチ
回路の前に配置し、これらのデータ伝達時間をシステム
クロック入力ピンによる発生される制御タイミング信号
の発生前に行なっておくという構成としたことにより、
例えばセットアップ時間の仕様が数ｎＳとされる、シン
クロナスＤＲＡＭ等の同期型半導体メモリにおいて、こ
のセットアップ時間の有効活用ができ、論理回路、配
線、又は論理配線と配線両者の遅延時間分だけアクセス
が高速化される。
所定の論理回路及び配線遅延時間を入力データのラッチ
回路の前に配置し、これらのデータ伝達時間をシステム
クロック入力ピンによる発生される制御タイミング信号
の発生前に行なっておくという構成としたことにより、
例えばセットアップ時間の仕様が数ｎＳとされる、シン
クロナスＤＲＡＭ等の同期型半導体メモリにおいて、こ
のセットアップ時間の有効活用ができ、論理回路、配
線、又は論理配線と配線両者の遅延時間分だけアクセス
が高速化される。
【００３８】また、本発明においては、必要となるラッ
チ回路の出力信号の種類が少なく、入力すべき信号の種
類が多い場合には、ラッチ回路自体の個数を削減するこ
とができる。さらに本発明によれば、ラッチ回路の後段
に論理回路を配置した従来の入力回路で問題とされた、
複数のラッチ回路の複数の出力信号間におけるスキュー
ずれ等により生じるおそれのある論理回路の出力信号に
おけるハザードの発生を回避できる。
チ回路の出力信号の種類が少なく、入力すべき信号の種
類が多い場合には、ラッチ回路自体の個数を削減するこ
とができる。さらに本発明によれば、ラッチ回路の後段
に論理回路を配置した従来の入力回路で問題とされた、
複数のラッチ回路の複数の出力信号間におけるスキュー
ずれ等により生じるおそれのある論理回路の出力信号に
おけるハザードの発生を回避できる。
【００３９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００４０】
【実施例１】図１は、本発明の一実施例に係る同期型半
導体メモリの入力ラッチの回路を示す図である。図３
は、図１の回路図の各信号の波形の関係を示すタイミン
グチャート図である。
導体メモリの入力ラッチの回路を示す図である。図３
は、図１の回路図の各信号の波形の関係を示すタイミン
グチャート図である。
【００４１】図１に示すように、本実施例は、クロック
ＣＬＫの入力ピンと、Ａ０からＡＸまでのいずれかのア
ドレス入力ピンとチップ選択信号ＣＳの入力ピンと、こ
れらの入力信号の入力初段回路である、ＣＬＫ入力初段
回路１１、Ａｄｄ入力初段回路１２、ＣＳ入力初段回路
１３、Ｄ型フリップフロップにより成るラッチ回路１０
と、必要とされる論理回路１４と、から構成され、この
論理回路１４は、Ａｄｄ入力初段回路１２とＣＳ入力初
段回路１３の出力信号φ12、φ13を入力とし、論理回路
１４の出力信号φ14は、ラッチ回路１０のデータ入力端
Ｄに入力される。
ＣＬＫの入力ピンと、Ａ０からＡＸまでのいずれかのア
ドレス入力ピンとチップ選択信号ＣＳの入力ピンと、こ
れらの入力信号の入力初段回路である、ＣＬＫ入力初段
回路１１、Ａｄｄ入力初段回路１２、ＣＳ入力初段回路
１３、Ｄ型フリップフロップにより成るラッチ回路１０
と、必要とされる論理回路１４と、から構成され、この
論理回路１４は、Ａｄｄ入力初段回路１２とＣＳ入力初
段回路１３の出力信号φ12、φ13を入力とし、論理回路
１４の出力信号φ14は、ラッチ回路１０のデータ入力端
Ｄに入力される。
【００４２】ＣＬＫ入力初段回路１１の出力信号φ11に
より、ラッチ回路１０のラッチタイミングが決定され
る。
より、ラッチ回路１０のラッチタイミングが決定され
る。
【００４３】図３に示すように、本実施例においては、
ラッチ回路１０のセットアップ時間は、図９に示した前
記従来例のように、外部仕様のセットアップ時間と同一
ということはなく、論理回路１４の遅延時間分だけ厳し
くなる。
ラッチ回路１０のセットアップ時間は、図９に示した前
記従来例のように、外部仕様のセットアップ時間と同一
ということはなく、論理回路１４の遅延時間分だけ厳し
くなる。
【００４４】しかしながら、ラッチ回路１０の出力信号
φ15までの所要時間は、論理回路１４の遅延時間分だけ
短かく、ｔφ15となる。
φ15までの所要時間は、論理回路１４の遅延時間分だけ
短かく、ｔφ15となる。
【００４５】ここで、アドレス入力からラッチ回路１０
の出力信号φ15までの所要時間ｔφ15は、図９に示す前
記従来例のタイミング図中の論理回路の出力信号φ66ま
での所要時間ｔφ66と比較すべきものであり、ラッチ回
路の出力信号φ64又はφ65と比較すべきものではない。
なんとなれば、前記従来例における論理回路６６を通過
した信号φ66と、本実施例におけるラッチ回路の出力信
号φ15信号とが互いに同等の性質の信号であり、また当
然のことながら、論理回路の論理は、前記従来例と本実
施例のいずれの場合にも必要であるものだからである。
の出力信号φ15までの所要時間ｔφ15は、図９に示す前
記従来例のタイミング図中の論理回路の出力信号φ66ま
での所要時間ｔφ66と比較すべきものであり、ラッチ回
路の出力信号φ64又はφ65と比較すべきものではない。
なんとなれば、前記従来例における論理回路６６を通過
した信号φ66と、本実施例におけるラッチ回路の出力信
号φ15信号とが互いに同等の性質の信号であり、また当
然のことながら、論理回路の論理は、前記従来例と本実
施例のいずれの場合にも必要であるものだからである。
【００４６】図４に、本実施例における初段回路の一例
を示し、図５に、本実施例における論理回路の構成の一
例を示す。
を示し、図５に、本実施例における論理回路の構成の一
例を示す。
【００４７】図４に示す初段回路は、一般的に用いられ
るカレントミラー型の初段回路であり、イネーブルトラ
ンジスタ付きのものである。同図において、φinが外部
ピンから入力される入力信号であり、φrefはリファレ
ンス信号であり、φeはイネーブル信号である。イネー
ブル信号φeがロー（Ｌｏｗ）レベルの時、Ｐチャネル
ＭＯＳトランジスタＱ９１とＱ９３が導通し、トランジ
スタＱ９２とＱ９４から成るカレントミラー回路が作動
状態（即ち初段回路が活性化状態）となり、入力信号φ
inはスイッチＱ９６を介して、カレントミラー回路の出
力端と接地との間に挿入されたトランジスタＱ９８のゲ
ート端子に入力され、カレントミラー回路の出力端、イ
ンバータＩｎｖ９１を介して出力される。
るカレントミラー型の初段回路であり、イネーブルトラ
ンジスタ付きのものである。同図において、φinが外部
ピンから入力される入力信号であり、φrefはリファレ
ンス信号であり、φeはイネーブル信号である。イネー
ブル信号φeがロー（Ｌｏｗ）レベルの時、Ｐチャネル
ＭＯＳトランジスタＱ９１とＱ９３が導通し、トランジ
スタＱ９２とＱ９４から成るカレントミラー回路が作動
状態（即ち初段回路が活性化状態）となり、入力信号φ
inはスイッチＱ９６を介して、カレントミラー回路の出
力端と接地との間に挿入されたトランジスタＱ９８のゲ
ート端子に入力され、カレントミラー回路の出力端、イ
ンバータＩｎｖ９１を介して出力される。
【００４８】図５の論理回路は、２入力ＮＡＮＤゲート
とインバータから構成され、論理的にはＡＮＤ回路であ
り、アドレス入力初段回路１２の出力信号φ12とＣＳ入
力初段回路１３の出力信号φ13の論理積をとった出力が
信号φ14である。なお、図５に示す論理回路の構成は、
図８に示す前記従来例の論理回路６６に対応し、前記従
来例の場合、ラッチ回路６４、６５の出力信号φ64、φ
65を入力し、その論理積をとった出力が出力信号φ66で
ある。
とインバータから構成され、論理的にはＡＮＤ回路であ
り、アドレス入力初段回路１２の出力信号φ12とＣＳ入
力初段回路１３の出力信号φ13の論理積をとった出力が
信号φ14である。なお、図５に示す論理回路の構成は、
図８に示す前記従来例の論理回路６６に対応し、前記従
来例の場合、ラッチ回路６４、６５の出力信号φ64、φ
65を入力し、その論理積をとった出力が出力信号φ66で
ある。
【００４９】本実施例では、結果的に、アクセス時間中
に行なわれる仕事を、仕様上のセットアップ時間中に行
なってしまうことになり、クロック信号より後ろの部分
のアクセス時間中の仕事が実質的に軽減され、アクセス
が高速化することになる。
に行なわれる仕事を、仕様上のセットアップ時間中に行
なってしまうことになり、クロック信号より後ろの部分
のアクセス時間中の仕事が実質的に軽減され、アクセス
が高速化することになる。
【００５０】また、本実施例においては、必要となるラ
ッチ回路の出力信号の種類が相対的に少なく、入力すべ
き信号の種類が多い場合には、ラッチ回路の個数を削減
することができる（図１の本実施例と図８の従来例を参
照）。さらに、本実施例においては、図８に示した従来
例において発生する恐れのある、複数のラッチ回路の出
力信号φ64、φ65間のスキューずれによる論理回路６６
の出力信号φ66信号のハザードを回避する。
ッチ回路の出力信号の種類が相対的に少なく、入力すべ
き信号の種類が多い場合には、ラッチ回路の個数を削減
することができる（図１の本実施例と図８の従来例を参
照）。さらに、本実施例においては、図８に示した従来
例において発生する恐れのある、複数のラッチ回路の出
力信号φ64、φ65間のスキューずれによる論理回路６６
の出力信号φ66信号のハザードを回避する。
【００５１】
【実施例２】図２は、本発明に係る同期型半導体メモリ
の入力ラッチ回路の別の実施例を示すものである。同図
に示すように、ラッチ回路２０の前段に配置された論理
回路２４には、ＲＡＳ￣、ＣＡＳ￣、ＷＥ￣等、内部動
作モードを決定するコマンド入力ピンから入力される信
号の入力初段回路の出力信号φ22、φ26、φ27、φ23が
入力され、論理回路２４の出力信号φ24がラッチ回路２
０のデータ入力端子Ｄに入力されている。
の入力ラッチ回路の別の実施例を示すものである。同図
に示すように、ラッチ回路２０の前段に配置された論理
回路２４には、ＲＡＳ￣、ＣＡＳ￣、ＷＥ￣等、内部動
作モードを決定するコマンド入力ピンから入力される信
号の入力初段回路の出力信号φ22、φ26、φ27、φ23が
入力され、論理回路２４の出力信号φ24がラッチ回路２
０のデータ入力端子Ｄに入力されている。
【００５２】本実施例においても、ラッチ回路２０自体
のセットアップ時間は外部仕様のセットアップ時間と同
一ではなく、論理回路２４の遅延時間分だけ厳しくなる
が、アドレス入力からラッチ回路２０の出力信号φ25ま
での所要時間は、従来例（即ち論理回路をラッチ回路の
後段に配置する構成）よりも、論理回路２４の遅延時間
分だけ短かくなり、前記第１の実施例と同様、外部仕様
のセットアップ時間中において必要な論理演算を行なう
ことによりアクセスの高速化を達成している。なお、Ｒ
ＡＳ￣、ＣＡＳ￣、ＷＥ￣等の制御信号について、同期
型半導体メモリでは、一般に、クロック信号ＣＬＫの立
ち上がりエッジで、これらの制御信号を入力し、これら
の制御信号の論理レベルの組み合わせにより同期型半導
体メモリのコマンドが規定されている。
のセットアップ時間は外部仕様のセットアップ時間と同
一ではなく、論理回路２４の遅延時間分だけ厳しくなる
が、アドレス入力からラッチ回路２０の出力信号φ25ま
での所要時間は、従来例（即ち論理回路をラッチ回路の
後段に配置する構成）よりも、論理回路２４の遅延時間
分だけ短かくなり、前記第１の実施例と同様、外部仕様
のセットアップ時間中において必要な論理演算を行なう
ことによりアクセスの高速化を達成している。なお、Ｒ
ＡＳ￣、ＣＡＳ￣、ＷＥ￣等の制御信号について、同期
型半導体メモリでは、一般に、クロック信号ＣＬＫの立
ち上がりエッジで、これらの制御信号を入力し、これら
の制御信号の論理レベルの組み合わせにより同期型半導
体メモリのコマンドが規定されている。
【００５３】
【実施例３】次に本発明の第３の実施例について説明す
る。
る。
【００５４】図１に示すように、本発明においては、入
力データのラッチ回路１０の入力端の前段に、必要とな
る所定の論理回路１４を配置し、この論理回路１４の出
力信号をラッチ回路１０の入力信号として、セットアッ
プ時間の有効活用をはかるものであるが、同図に示すよ
うに、論理回路１４を必要としない場合においても、論
理回路１４に代わって配線遅延時間をラッチ回路１０の
前に設けることにより、同様の効果が期待できる。
力データのラッチ回路１０の入力端の前段に、必要とな
る所定の論理回路１４を配置し、この論理回路１４の出
力信号をラッチ回路１０の入力信号として、セットアッ
プ時間の有効活用をはかるものであるが、同図に示すよ
うに、論理回路１４を必要としない場合においても、論
理回路１４に代わって配線遅延時間をラッチ回路１０の
前に設けることにより、同様の効果が期待できる。
【００５５】すなわち、各入力初段回路は、一般的に、
各ピンの入力容量低減のためにそれぞれ各入力パッドの
近くに配置されている。本実施例では、ラッチ回路をこ
の入力初段回路の近くに配置してラッチ回路の出力信号
をそれが使用される地点まで伝達させる代わりに、入力
初段回路の出力信号を、ラッチ回路の出力信号を使用す
る部分にまで伝達させておき、この近くにラッチ回路を
配置するものである。
各ピンの入力容量低減のためにそれぞれ各入力パッドの
近くに配置されている。本実施例では、ラッチ回路をこ
の入力初段回路の近くに配置してラッチ回路の出力信号
をそれが使用される地点まで伝達させる代わりに、入力
初段回路の出力信号を、ラッチ回路の出力信号を使用す
る部分にまで伝達させておき、この近くにラッチ回路を
配置するものである。
【００５６】このため、ラッチ回路から、該ラッチ回路
の出力信号を使用する場所までの配線遅延時間が、入力
初段回路からラッチ回路のデータ入力端までの配線遅延
時間で置き換えられることになり、セットアップ時間を
有効に活用して、クロック信号より後ろの部分のアクセ
ス時間中の配線遅延時間が実質的に削減され、このため
アクセスが高速化する。
の出力信号を使用する場所までの配線遅延時間が、入力
初段回路からラッチ回路のデータ入力端までの配線遅延
時間で置き換えられることになり、セットアップ時間を
有効に活用して、クロック信号より後ろの部分のアクセ
ス時間中の配線遅延時間が実質的に削減され、このため
アクセスが高速化する。
【００５７】
【発明の効果】以上説明したように本発明の入力回路に
よれば、必要となる論理回路を入力データのラッチ回路
の前に配置し、これらのデータ伝達時間をシステムクロ
ック入力ピンによる内部同期信号の発生前に行なってお
くという構成としたことにより、０（零）ｎＳという仕
様から変更され、仕様上のセットアップ時間が例えば数
ｎＳとされる場合に、このセットアップ時間の有効活用
ができ、従来よりも論理回路の遅延時間分だけのアクセ
スの高速化が達成されることになる。
よれば、必要となる論理回路を入力データのラッチ回路
の前に配置し、これらのデータ伝達時間をシステムクロ
ック入力ピンによる内部同期信号の発生前に行なってお
くという構成としたことにより、０（零）ｎＳという仕
様から変更され、仕様上のセットアップ時間が例えば数
ｎＳとされる場合に、このセットアップ時間の有効活用
ができ、従来よりも論理回路の遅延時間分だけのアクセ
スの高速化が達成されることになる。
【００５８】本発明においては、ラッチ回路の前段に、
論理回路に代わって、所定の配線を配置した構成によっ
ても、セットアップ時間の有効活用ができ、従来よりも
配線の遅延時間分だけのアクセスの高速化が達成される
ことになる。本発明においては、ラッチ回路の前段に
は、論理回路と配線の両者を配置しても、同様な効果を
奏する。
論理回路に代わって、所定の配線を配置した構成によっ
ても、セットアップ時間の有効活用ができ、従来よりも
配線の遅延時間分だけのアクセスの高速化が達成される
ことになる。本発明においては、ラッチ回路の前段に
は、論理回路と配線の両者を配置しても、同様な効果を
奏する。
【００５９】また、本発明においては、必要となるラッ
チ回路の出力信号の種類が少なく、入力すべき信号の種
類が多い場合には、ラッチ回路そのものの数を削減する
ことができる。さらに本発明によれば、ラッチ回路の後
段に論理回路を配置した構成の従来例において発生する
恐れのある、複数のラッチ回路の出力信号間におけるス
キューずれによる論理回路の出力信号のハザードを防止
することができるという効果を有する。
チ回路の出力信号の種類が少なく、入力すべき信号の種
類が多い場合には、ラッチ回路そのものの数を削減する
ことができる。さらに本発明によれば、ラッチ回路の後
段に論理回路を配置した構成の従来例において発生する
恐れのある、複数のラッチ回路の出力信号間におけるス
キューずれによる論理回路の出力信号のハザードを防止
することができるという効果を有する。
【００６０】そして、本発明によれば、外部仕様のセッ
トアップ時間が例えば数ｎＳと規定される同期型半導体
メモリにおいて、アドレスパス中でラッチ回路の後段に
配置される論理回路、又は配線遅延、あるいは両者を、
ラッチ回路の前段に配置する構成としたことにより、ク
ロック信号より後ろの部分のアクセス時間中の仕事が実
質的に軽減され、アクセスの高速化が達成される。
トアップ時間が例えば数ｎＳと規定される同期型半導体
メモリにおいて、アドレスパス中でラッチ回路の後段に
配置される論理回路、又は配線遅延、あるいは両者を、
ラッチ回路の前段に配置する構成としたことにより、ク
ロック信号より後ろの部分のアクセス時間中の仕事が実
質的に軽減され、アクセスの高速化が達成される。
【図１】本発明に係る同期型半導体メモリの入力ラッチ
回路の一実施例を示す図である。
回路の一実施例を示す図である。
【図２】本発明に係る同期型半導体メモリの入力ラッチ
回路の別の実施例を示す図である。
回路の別の実施例を示す図である。
【図３】本発明に係る同期型半導体メモリの入力ラッチ
のタイミング図である。
のタイミング図である。
【図４】本発明及び従来例等で一般的に用いられる入力
初段回路の構成の一例を示す図である。
初段回路の構成の一例を示す図である。
【図５】本発明における論理回路の一実施例を示す図で
ある。
ある。
【図６】従来の非同期型半導体メモリのアドレスアクセ
スパスの構成の一例を示すブロック図である。
スパスの構成の一例を示すブロック図である。
【図７】従来の非同期型半導体メモリの入力ラッチの構
成の一例を示すブロック図である。
成の一例を示すブロック図である。
【図８】従来の同期型半導体メモリの入力ラッチ回路の
構成の一例を示す図である。
構成の一例を示す図である。
【図９】従来の入力ラッチ回路のタイミング図である。
【図１０】従来の入力ラッチ回路の構成の一例を示す図
である。
である。
１０、２０ ラッチ回路 １１、２１ クロック入力初段回路 １２ アドレス入力初段回路 １３、２３ ＣＳ入力初段回路 １４、２４ 論理回路及び配線遅延時間 ２２ ＲＡＳ入力初段回路 ２６ ＣＡＳ入力初段回路 ２７ ＷＥ入力初段回路 ６４、６５ ラッチ回路 ６６ 論理回路 Ｉｎｖ10〜Ｉｎｖ14、Ｉｎｖ20〜Ｉｎｖ24 インバータ ＮＡＮＤ ＮＡＮＤゲート Ｑ10、Ｑ13、Ｑ15、Ｑ16、Ｑ20、Ｑ23、Ｑ25、Ｑ26 ｐ
ＭＯＳトランジスタ Ｑ11、Ｑ12、Ｑ14、Ｑ17、Ｑ21、Ｑ22、Ｑ24、Ｑ27 ｎ
ＭＯＳトランジスタ φ11、φ21 クロック入力初段回路出力信号 φ12 アドレス入力初段回路出力信号 φ13、φ23 ＣＳ入力初段回路出力信号 φ14、φ24 論理回路出力信号 φ15、φ25 ラッチ出力信号 φ22 ＲＡＳ入力初段回路出力信号 φ26 ＣＡＳ入力初段回路出力信号 φ27 ＷＥ入力初段回路出力信号 φ64、φ65 ラッチ回路６４、６５の出力信号 φ66 論理回路６６の出力信号 ｔφ15 本実施例におけるラッチ回路出力までの所要時
間 ｔφ66 従来例における論理回路出力までの所要時間 ＣＬＫ クロック信号 Ａｄｄ アドレス信号
ＭＯＳトランジスタ Ｑ11、Ｑ12、Ｑ14、Ｑ17、Ｑ21、Ｑ22、Ｑ24、Ｑ27 ｎ
ＭＯＳトランジスタ φ11、φ21 クロック入力初段回路出力信号 φ12 アドレス入力初段回路出力信号 φ13、φ23 ＣＳ入力初段回路出力信号 φ14、φ24 論理回路出力信号 φ15、φ25 ラッチ出力信号 φ22 ＲＡＳ入力初段回路出力信号 φ26 ＣＡＳ入力初段回路出力信号 φ27 ＷＥ入力初段回路出力信号 φ64、φ65 ラッチ回路６４、６５の出力信号 φ66 論理回路６６の出力信号 ｔφ15 本実施例におけるラッチ回路出力までの所要時
間 ｔφ66 従来例における論理回路出力までの所要時間 ＣＬＫ クロック信号 Ａｄｄ アドレス信号
Claims (7)
- 【請求項１】クロック信号を入力するクロック入力端子
と、データ信号を入力するデータ入力端子と、ラッチ回
路と、論理回路と、を半導体チップ上に備え、前記デー
タ入力端子より入力されるデータ信号を前記クロック入
力端子より入力されるクロック信号によって前記ラッチ
回路にラッチする入力回路において、 前記データ入力端子と前記ラッチ回路との間に前記論理
回路を配し、前記論理回路が前記データ入力端子より入
力された前記データ信号を入力し、その出力を前記ラッ
チ回路に入力することを特徴とする入力回路。 - 【請求項２】クロック信号を入力するクロック入力端子
と、アドレス信号、データ信号、及び動作制御信号のう
ちの少なくとも一を含む所定の入力信号を入力するデー
タ入力端子と、ラッチ回路と、論理回路と、を半導体チ
ップ上に有し、前記データ入力端子より入力される信号
を前記クロック入力端子より入力される前記クロック信
号によって前記ラッチ回路にラッチするクロック同期型
記憶装置の入力回路において、 前記データ入力端子と前記ラッチ回路との間に前記論理
回路を配し、前記論理回路が前記データ入力端子より入
力された信号を入力し、その出力を前記ラッチ回路に入
力することを特徴とするクロック同期型記憶装置の入力
回路。 - 【請求項３】前記論理回路が、前記クロック信号が入力
されない回路で構成されることを特徴とする請求項１又
は２記載の入力回路。 - 【請求項４】前記論理回路の代わりに所定の配線遅延時
間を有する配線を前記データ入力端子と前記ラッチ回路
との間に設け、前記データ入力端子より入力された信号
を前記配線を介して前記ラッチ回路に入力することを特
徴とする請求項１又は２記載の入力回路。 - 【請求項５】システムクロック入力端子と、アドレス信
号、書き込みデータ入力信号、及び各種制御を行なうた
めの複数の制御信号のそれぞれの入力端子を備え、前記
アドレス信号、前記書き込みデータ入力信号、及び前記
複数の制御信号のうちの少なくとも一を含む所定の入力
信号が前記システムクロックに対して予め定められたセ
ットアップ時間をもって入力され、前記システムクロッ
クに同期して発生される内部クロック信号により前記入
力された所定の入力信号をラッチする同期型半導体メモ
リにおいて、 アドレスアクセス経路に設けられる論理回路及び配線遅
延のうち、前記セットアップ時間に対応する遅延時間を
有する所定の論理回路及び／又は配線遅延を、前記入力
端子の所定の端子と前記ラッチ回路の入力端との間に設
け、前記ラッチ回路が、前記論理回路及び／又は配線遅
延を介して出力される信号を前記システムクロックに同
期して発生される内部クロック信号によりラッチするよ
うに構成したことを特徴とする同期型半導体メモリの論
理データ入力ラッチ回路。 - 【請求項６】前記入力端子に接続される入力初段回路か
らの出力を、前記ラッチ回路の出力信号を入力とする回
路が配置される近傍にまで配線すると共に、該回路の近
傍に前記ラッチ回路を配置し、前記入力初段回路から前
記ラッチ回路の入力端への前記配線遅延時間が、前記入
力信号の前記システムクロックに対して予め定められた
セットアップ時間に対応するようにしたことを特徴とす
る請求項５記載の同期型半導体メモリの論理データ入力
ラッチ回路。 - 【請求項７】前記論理回路及び／又は配線遅延の遅延時
間が、前記入力信号のシステムクロックに対して予め定
められた仕様上のセットアップ時間から、前記ラッチ回
路においてデータの取り込みに要するセットアップ時間
を差し引いた範囲内に含まれることを特徴とする請求項
５又は６記載の同期型半導体メモリの論理データ入力ラ
ッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16581394A JP3157681B2 (ja) | 1994-06-27 | 1994-06-27 | 論理データ入力ラッチ回路 |
| EP95109948A EP0690569B1 (en) | 1994-06-27 | 1995-06-26 | High speed synchronous logic data latch apparatus |
| DE69525394T DE69525394T2 (de) | 1994-06-27 | 1995-06-26 | Schnelles synchrones Verriegelungsgerät für logische Daten |
| US08/494,998 US5648931A (en) | 1994-06-27 | 1995-06-27 | High speed synchronous logic data latch apparatus |
| KR1019950017761A KR0181720B1 (ko) | 1994-06-27 | 1995-06-28 | 고속 동기형 논리 데이타 래치 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16581394A JP3157681B2 (ja) | 1994-06-27 | 1994-06-27 | 論理データ入力ラッチ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001003751A Division JP2001283591A (ja) | 2001-01-11 | 2001-01-11 | 論理データ入力ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817182A true JPH0817182A (ja) | 1996-01-19 |
| JP3157681B2 JP3157681B2 (ja) | 2001-04-16 |
Family
ID=15819491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16581394A Expired - Lifetime JP3157681B2 (ja) | 1994-06-27 | 1994-06-27 | 論理データ入力ラッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5648931A (ja) |
| EP (1) | EP0690569B1 (ja) |
| JP (1) | JP3157681B2 (ja) |
| KR (1) | KR0181720B1 (ja) |
| DE (1) | DE69525394T2 (ja) |
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- 1994-06-27 JP JP16581394A patent/JP3157681B2/ja not_active Expired - Lifetime
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- 1995-06-26 EP EP95109948A patent/EP0690569B1/en not_active Expired - Lifetime
- 1995-06-26 DE DE69525394T patent/DE69525394T2/de not_active Expired - Fee Related
- 1995-06-27 US US08/494,998 patent/US5648931A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JP3157681B2 (ja) | 2001-04-16 |
| DE69525394D1 (de) | 2002-03-21 |
| EP0690569A3 (en) | 1996-08-21 |
| US5648931A (en) | 1997-07-15 |
| DE69525394T2 (de) | 2003-02-20 |
| KR0181720B1 (ko) | 1999-04-15 |
| EP0690569B1 (en) | 2002-02-13 |
| EP0690569A2 (en) | 1996-01-03 |
| KR960003102A (ko) | 1996-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961126 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090209 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140209 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |