JPH0817182A - 論理データ入力ラッチ回路 - Google Patents
論理データ入力ラッチ回路Info
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Abstract
所定のセットアップ時間をもって入力する場合に、この
セットアップ時間を有効に活用してアクセス時間の高速
化を図る。 【構成】システムクロック入力と、このクロック入力の
立ち上がりエッジに同期して、数nSのセットアップ時
間をもって入力されるアドレス入力と、書き込みデータ
入力と、各種制御を行なうためのRAS、CAS、W
E、CS等の入力ピンが存在する同期型半導体メモリに
おいて、クロックに同期して入力されるこれらの入力信
号のラッチをクロック入力に同期して発生する内部クロ
ック信号により行なうに際し、入力データ信号側に必要
となる論理回路及び配線遅延時間をラッチ回路の前に配
置し、クロックに対するセットアップ時間を有効に活用
することにより、アクセスが高速化する。
Description
回路に関し、特に、システムクロックを入力し、システ
ムクロックの立ち上がりエッジに同期して動作する同期
型半導体メモリの論理データ入力回路に関する。
ムクロック入力が存在せず、ダイナミック型メモリにお
いては、RAS ̄(ロウアドレスストローブ信号)やC
AS ̄(カラムアドレスストローブ信号)、さらにWE
 ̄(ライトイネーブル信号)、スタティック型メモリに
おいては、CE ̄(チップイネーブル信号)の各々立ち
下がりエッジに同期して、アドレス信号の入力、及び書
き込みデータ信号の入力が行なわれていた。なお、RA
S ̄等、信号名に後続する記号 ̄は、該信号がロー(L
ow)アクティブであることを表わしている。
非同期型メモリにおいては、アドレスや書き込みデータ
の入力は、RAS ̄、CAS ̄、WE ̄やCE ̄入力に
対するセットアップ時間が例えば0nS(ナノ秒)、ホ
ールド時間が例えば数nSという設計仕様とされ、アド
レス入力や、書き込みデータ入力のラッチ回路は、RA
S ̄、CAS ̄、WE ̄又はCE ̄の活性化を受けて半
導体内部にて発生される内部制御信号により、ラッチの
タイミングが決定されていた。
リのカラムアドレス入力から、I/Oピンまでの、tA
A(アドレスアクセス)パスのブロック図を例として示
す。アドレス入力端子からアドレス初段回路、アドレス
バッファ、プリデコード回路、カラムデコーダを介して
カラムスイッチ(カラムSW)までが、アドレス決定の
パスであり、カラムスイッチにおける選択からI/Oピ
ンのデータ出力Doutにデータが出力されるまでが、デ
ータ伝達パスとなり、tAAは、アドレス決定までのパ
スの所要時間にデータ伝達パスの所要時間を加算した値
により決定される。
S ̄の立ち下がりエッジであるため、アドレスバッファ
内のアドレスラッチ回路は、このタイミングで決定され
ることとなる。
ッチ回路やR−Sフリップフロップ等で構成し、CAS
 ̄の立ち下がりエッジで遮断、確定し、これ以前には、
データスルーとした(そのまま伝達する)構成のものが
ファーストページ型のDRAMと呼ばれるものであり、
また、このアドレスラッチ回路を、D型フリップフロッ
プ回路等に代表されるようなイネーブル型のラッチ形式
としたものが、前世代のページ型DRAMである。
導体メモリにおいては、ページ型DRAMのカラムアド
レスラッチや、ファーストページ型DRAMを含めたロ
ウアドレスラッチ、又は書き込みデータのラッチの例の
ように、外部データのイネーブルとラッチを行なってい
るものと、ファーストページ型DRAMのカラムアドレ
スラッチのように、始めからセットアップ時間中はアド
レスデータ、さらにデータ伝達の仕事を行ない、ラッチ
タイミングの仕事はただ単に外部データの遮断、確定の
みであるというようなものが存在していた。
にも、前記の如く、D型フリップフロップのように、次
段へのデータ伝達イネーブルとラッチが同一タイミング
であるものや、イネーブルタイミングとラッチタイミン
グが別々となるD型ラッチやR−Sフリップフロップの
ような形式等、種々存在している。
半導体メモリにおけるラッチ回路の特徴は、非同期型で
あるがために、ラッチするタイミングを作る制御信号
側、すなわちこの場合には、RAS ̄、CAS ̄、WE
 ̄、CE ̄等の入力信号から発生される内部信号が、内
部のバッファ、デコーダ、アンプ等の動作タイミングを
作るために、種々の遅延時間をもって発生されることに
なる。
チ場所、及びタイミングは回路内部においてある程度自
由に作成することができ、セットアップ時間やホールド
時間の仕様に対するマージン設計も、むだ時間を少なく
設定しながら実現することが可能とされていた。
ミングの関連を示すブロック図を示す。同図において
は、アドレス入力ピンから出力ピンまでの種々の回路を
ブロックとして表わしたものであり、アドレス初段回路
から出力バッファ回路までを示している。
RAS ̄、CAS ̄及びWE ̄等を入力して内部タイミ
ング信号を発生する制御回路が図示のように設けられて
おり、このため種々のタイミング遅延時間をもった内部
信号が始めから存在することになる。
ス信号は初段回路を通過し、回路A、回路Bと伝達さ
れ、最終的には回路Zから出力バッファを介して、出力
ピン(I/O)にデータが出力される。これがtAAパ
スであり、アドレス入力からI/Oピン出力までがアク
セス時間となる。
回路は、tAAパス中の回路において、カラムスイッチ
までのアドレスパス中(図6参照)であれば、基本的に
はどこに存在しても良く、必要に応じて決定すれば良
い。
出力信号をラッチタイミング信号とし、回路Aにアドレ
スラッチ回路を設けるものとした場合と、回路Bにアド
レスラッチ回路を設けるものとした場合とを比較する
と、アドレスデータの伝達に要する時間のうち、回路A
から回路Bへの伝達時間t1分の特性値変化が発生する
ことになる。すなわち、回路Aにアドレスラッチ回路を
設ける場合には、回路Bの場合に比べ、時間t1分だけ
セットアップ時間を厳しくすることができ、0nS付近
にすることができるが、逆にホールド時間はt1分だけ
余分に必要となってくる。
モリにおいては、ラッチタイミングを決定する側の制御
信号系に多くのタイミング発生回路がすでに存在してい
るため、セットアップ及びホールドの仕様に対する設
計、及びtAAアクセスパスにおいて、セットアップ時
間によるむだ時間無しに設計することが可能とされてい
た。
る。
入力されるシステムクロックに同期して内部回路が動作
する構成であるため、前述の非同期型半導体メモリのよ
うに、内部動作を制御するタイミング発生回路があまり
存在せず、外部入力データのラッチを行なう際のセット
アップ及びホールド設計の自由度は、それほど大きくな
い。
ルド時間数nSのような仕様の場合、図7に示したよう
に、回路Aにラッチ回路を設ける場合には、制御回路1
の出力信号を用い、また、回路Bにラッチ回路を設ける
場合には、制御回路2の出力信号を用いるという具合
に、tAAパス中のアドレスデータ伝達時間に見合うだ
けの遅延時間をもったラッチタイミング発生回路が必要
となってくる。
Sである場合、これを常に十分満たすためには、内部の
D型フリップフロップにおいてセットアップ時間にマー
ジンを持たせなければならないため、実際的には、回路
Aにラッチ回路を設ける場合には、制御回路2の出力信
号をラッチタイミング信号として用いることが妥当であ
ると考えられる。
0nSの場合にも、制御回路1から制御回路2への遅延
時間分がタイミングマージンとなるために、伝達時間の
遅れを生じることになる。
がなされており、たとえば、特開平2−203611号
公報には、データとクロックの立ち上がりがほぼ同じタ
イミングで入力される場合クロックを遅延させる必要が
ありデータ出力が遅れるという問題を解決するものとし
て、クロックの立ち上がりによって、まず出力を入力デ
ータに切り換えてセットアップ時間を補償し、その後、
出力をラッチしたデータに切り換えることにより、セッ
トアップ時間を補償したデータラッチ用のフリップフロ
ップの構成が提案されている。
公報に開示されたラッチ回路の構成例を示し、セットア
ップ・マージン用にクロックCLKを遅延させ、別のパ
スを設けてデータの遅延を見かけ上無くすものであり、
この回路構成によりデータの伝達時間遅延は無くすこと
ができる。すなわち、仕様上のセットアップ時間が零の
ラッチ回路80に、データDinとクロックCLKが同時
に到着していることを利用して、遅延回路81を通過し
たクロックCLKがデータをラッチするまでの時間中
は、到着しているデータを、ラッチ回路80とは別のパ
ス、すなわち導通状態とされたトランスファーゲート
(図中CMOS型パストランジスタQ90,Q91)を介し
て、バッファBuf1から出力している。
ルド時間の仕様が0nSである場合には、この方式は有
効であるが、セットアップ時間とホールド時間の仕様
が、例えばそれぞれ数nSと数nSである場合、この限
りで無い。すなわち、セットアップ時間の仕様が例えば
数nSであれば、図10に示すような遅延回路81をク
ロックCLK側に設けることはもはや必要とされず、無
駄である。従って前記特開平2−203611号公報に
開示された方式は、セットアップ時間の仕様が、例えば
数nSに設定される同期型半導体メモリのラッチ回路と
しては、その有効性が失われる。
外部アドレス入力、外部チップセレクト入力が存在する
同期型半導体メモリの論理データ入力ラッチ回路の例を
示す。また図9にそのタイミングチャートを示す。
ッチ回路は、システムクロック入力CLKと、A0から
AXまでのアドレス入力と、チップセレクト入力(C
S)と、各々の初段回路と、アドレス用のD型フリップ
フロップで構成されるラッチ回路64と、CS用のD型
フリップフロップで構成されるラッチ回路65とから成
り、クロック(CLK)入力初段回路61の出力信号φ
61により両D型フリップフロップ64、65のイネーブ
ルラッチタイミングが決定される。
61の出力信号φ61、アドレス入力初段回路62の出力
信号φ62、及びCS入力初段回路63の出力信号φ63に
ついて、それぞれの入力初段回路における遅延時間が互
いに同等であるものとすると、D型フリップフロップ回
路64、65のセットアップ時間及びホールド時間(図
中、信号φ62、63の信号φ61に対するセットアップ及び
ホールド時間)は、図9に示すように、仕様上の外部入
力セットアップ時間及びホールド時間と同等の関係とな
る。すなわちアドレス信号AddとクロックCLKの端
子間で規定される仕様上のセットアップ時間(例えば数
nS)が、そのまま、ラッチ回路64、65における入
力信号φ62、63とクロック信号φ61間のセットアップ時
間として割り当てられることになる。このため、ラッチ
回路のセットアップ時間としては冗長になる場合があ
る。
両フリップフロップ回路64、65の出力信号φ64、φ
65の変化タイミングは、実質的にはクロック(CLK)
入力初段回路61の出力信号φ61のタイミングにより決
定されることになる。
モリの論理データ入力ラッチ回路においては、図8、図
9に示したように、データ側の伝達時間を決定するタイ
ミングは、CLK初段回路の出力信号φ61により規定さ
れるため、仕様上、0nSから所定の値例えば数nSに
変更されたセットアップ時間に対して、このセットアッ
プ時間を有効に活用することができず、データ側の伝達
時間をシステムクロックの信号φ61により遅くしてしま
っているという問題があり、このためアクセスタイムの
高速化を困難としている。
回路64、65の出力信号φ64とφ65との間において、
変化タイミングにズレが発生する可能性がある。これ
は、ラッチ・イネーブル信号である信号φ61が各ラッチ
回路に到達するまでの時間差や、ラッチ回路内のスレー
ブ側のトランスファー回路から出力されるまでのインバ
ータ回路のスルーレート、さらに次段の論理回路66へ
伝達するまでの時間差によって生じるものであり、ラッ
チ回路の出力信号φ64とφ65間のスキュー差は、論理回
路66の出力信号φ66にハザードを発生させる可能性が
ある。これを防止するために、論理回路66内に別のタ
イミングを入力し、ラッチ回路64、65の出力信号φ
64、φ65の変化タイミングに対して十分なマージンをと
ったイネーブル信号を用いなければならず、アクセスパ
ス上のむだ時間が増大することになる。
システムクロックに対して入力信号を所定のセットアッ
プ時間をもって入力する場合に、このセットアップ時間
を有効に活用して高速化を達成するラッチ回路を備えた
入力回路を提供することを目的とする。また、本発明の
他の目的は、システムクロックを入力とする同期型半導
体メモリにおいて、システムクロックに対して各種入力
信号を所定のセットアップ時間をもって入力する場合
に、このセットアップ時間を有効に活用してアクセス時
間の高速化を達成する論理データ入力ラッチ回路を提供
することにある。
め、本発明は、クロック信号を入力するクロック入力端
子と、データ信号を入力するデータ入力端子と、ラッチ
回路と、論理回路と、を半導体チップ上に備え、前記デ
ータ入力端子より入力されるデータ信号を前記クロック
入力端子より入力されるクロック信号によって前記ラッ
チ回路にラッチする入力回路において、前記データ入力
端子と前記ラッチ回路との間に前記論理回路を配し、前
記論理回路が前記データ入力端子より入力された前記デ
ータ信号を入力し、その出力を前記ラッチ回路に入力す
ることを特徴とする入力回路を提供する。
クロック入力端子と、アドレス信号、データ信号、及び
動作制御信号のうちの少なくとも一を含む所定の入力信
号を入力するデータ入力端子と、ラッチ回路と、論理回
路と、を半導体チップ上に有し、前記データ入力端子よ
り入力される信号を前記クロック入力端子より入力され
る前記クロック信号によって前記ラッチ回路にラッチす
るクロック同期型記憶装置の入力回路において、前記デ
ータ入力端子と前記ラッチ回路との間に前記論理回路を
配し、前記論理回路が前記データ入力端子より入力され
た信号を入力し、その出力を前記ラッチ回路に入力する
ことを特徴とするクロック同期型記憶装置の入力回路を
提供する。
クロック信号が入力されない回路で構成される。
記論理回路の代わりに所定の配線遅延を前記データ入力
端子と前記ラッチ回路との間に設け、前記データ入力端
子より入力された信号を前記配線遅延を介して前記ラッ
チ回路に入力するように構成してもよい。
システムクロック入力端子と、アドレス信号、書き込み
データ入力信号、及び各種制御を行なうための複数の制
御信号のそれぞれの入力端子を備え、前記アドレス信
号、前記書き込みデータ入力信号、及び前記制御信号の
うちの少なくとも一を含む所定の入力信号が前記システ
ムクロックに対して予め定められたセットアップ時間を
もって入力され、前記システムクロックに同期して発生
される内部クロック信号により前記入力された所定の入
力信号をラッチする同期型半導体メモリにおいて、アド
レスアクセス経路中に設けられる論理回路及び配線遅延
のうち、前記セットアップ時間に対応する遅延時間を有
する論理回路及び/又は配線遅延を、前記入力端子の所
定の端子と前記ラッチ回路の入力端との間に配置し、前
記ラッチ回路が、前記論理回路及び/又は配線遅延を介
して出力される信号を前記システムクロックに同期して
発生される内部クロック信号によりラッチすることを特
徴とする同期型半導体メモリの論理データ入力ラッチ回
路を提供する。本発明に係る同期型半導体メモリの入力
ラッチ回路の好ましい態様は、さらに請求項6及び7に
記載されている。
所定の論理回路及び配線遅延時間を入力データのラッチ
回路の前に配置し、これらのデータ伝達時間をシステム
クロック入力ピンによる発生される制御タイミング信号
の発生前に行なっておくという構成としたことにより、
例えばセットアップ時間の仕様が数nSとされる、シン
クロナスDRAM等の同期型半導体メモリにおいて、こ
のセットアップ時間の有効活用ができ、論理回路、配
線、又は論理配線と配線両者の遅延時間分だけアクセス
が高速化される。
チ回路の出力信号の種類が少なく、入力すべき信号の種
類が多い場合には、ラッチ回路自体の個数を削減するこ
とができる。さらに本発明によれば、ラッチ回路の後段
に論理回路を配置した従来の入力回路で問題とされた、
複数のラッチ回路の複数の出力信号間におけるスキュー
ずれ等により生じるおそれのある論理回路の出力信号に
おけるハザードの発生を回避できる。
る。
導体メモリの入力ラッチの回路を示す図である。図3
は、図1の回路図の各信号の波形の関係を示すタイミン
グチャート図である。
CLKの入力ピンと、A0からAXまでのいずれかのア
ドレス入力ピンとチップ選択信号CSの入力ピンと、こ
れらの入力信号の入力初段回路である、CLK入力初段
回路11、Add入力初段回路12、CS入力初段回路
13、D型フリップフロップにより成るラッチ回路10
と、必要とされる論理回路14と、から構成され、この
論理回路14は、Add入力初段回路12とCS入力初
段回路13の出力信号φ12、φ13を入力とし、論理回路
14の出力信号φ14は、ラッチ回路10のデータ入力端
Dに入力される。
より、ラッチ回路10のラッチタイミングが決定され
る。
ラッチ回路10のセットアップ時間は、図9に示した前
記従来例のように、外部仕様のセットアップ時間と同一
ということはなく、論理回路14の遅延時間分だけ厳し
くなる。
φ15までの所要時間は、論理回路14の遅延時間分だけ
短かく、tφ15となる。
の出力信号φ15までの所要時間tφ15は、図9に示す前
記従来例のタイミング図中の論理回路の出力信号φ66ま
での所要時間tφ66と比較すべきものであり、ラッチ回
路の出力信号φ64又はφ65と比較すべきものではない。
なんとなれば、前記従来例における論理回路66を通過
した信号φ66と、本実施例におけるラッチ回路の出力信
号φ15信号とが互いに同等の性質の信号であり、また当
然のことながら、論理回路の論理は、前記従来例と本実
施例のいずれの場合にも必要であるものだからである。
を示し、図5に、本実施例における論理回路の構成の一
例を示す。
るカレントミラー型の初段回路であり、イネーブルトラ
ンジスタ付きのものである。同図において、φinが外部
ピンから入力される入力信号であり、φrefはリファレ
ンス信号であり、φeはイネーブル信号である。イネー
ブル信号φeがロー(Low)レベルの時、Pチャネル
MOSトランジスタQ91とQ93が導通し、トランジ
スタQ92とQ94から成るカレントミラー回路が作動
状態(即ち初段回路が活性化状態)となり、入力信号φ
inはスイッチQ96を介して、カレントミラー回路の出
力端と接地との間に挿入されたトランジスタQ98のゲ
ート端子に入力され、カレントミラー回路の出力端、イ
ンバータInv91を介して出力される。
とインバータから構成され、論理的にはAND回路であ
り、アドレス入力初段回路12の出力信号φ12とCS入
力初段回路13の出力信号φ13の論理積をとった出力が
信号φ14である。なお、図5に示す論理回路の構成は、
図8に示す前記従来例の論理回路66に対応し、前記従
来例の場合、ラッチ回路64、65の出力信号φ64、φ
65を入力し、その論理積をとった出力が出力信号φ66で
ある。
に行なわれる仕事を、仕様上のセットアップ時間中に行
なってしまうことになり、クロック信号より後ろの部分
のアクセス時間中の仕事が実質的に軽減され、アクセス
が高速化することになる。
ッチ回路の出力信号の種類が相対的に少なく、入力すべ
き信号の種類が多い場合には、ラッチ回路の個数を削減
することができる(図1の本実施例と図8の従来例を参
照)。さらに、本実施例においては、図8に示した従来
例において発生する恐れのある、複数のラッチ回路の出
力信号φ64、φ65間のスキューずれによる論理回路66
の出力信号φ66信号のハザードを回避する。
の入力ラッチ回路の別の実施例を示すものである。同図
に示すように、ラッチ回路20の前段に配置された論理
回路24には、RAS ̄、CAS ̄、WE ̄等、内部動
作モードを決定するコマンド入力ピンから入力される信
号の入力初段回路の出力信号φ22、φ26、φ27、φ23が
入力され、論理回路24の出力信号φ24がラッチ回路2
0のデータ入力端子Dに入力されている。
のセットアップ時間は外部仕様のセットアップ時間と同
一ではなく、論理回路24の遅延時間分だけ厳しくなる
が、アドレス入力からラッチ回路20の出力信号φ25ま
での所要時間は、従来例(即ち論理回路をラッチ回路の
後段に配置する構成)よりも、論理回路24の遅延時間
分だけ短かくなり、前記第1の実施例と同様、外部仕様
のセットアップ時間中において必要な論理演算を行なう
ことによりアクセスの高速化を達成している。なお、R
AS ̄、CAS ̄、WE ̄等の制御信号について、同期
型半導体メモリでは、一般に、クロック信号CLKの立
ち上がりエッジで、これらの制御信号を入力し、これら
の制御信号の論理レベルの組み合わせにより同期型半導
体メモリのコマンドが規定されている。
る。
力データのラッチ回路10の入力端の前段に、必要とな
る所定の論理回路14を配置し、この論理回路14の出
力信号をラッチ回路10の入力信号として、セットアッ
プ時間の有効活用をはかるものであるが、同図に示すよ
うに、論理回路14を必要としない場合においても、論
理回路14に代わって配線遅延時間をラッチ回路10の
前に設けることにより、同様の効果が期待できる。
各ピンの入力容量低減のためにそれぞれ各入力パッドの
近くに配置されている。本実施例では、ラッチ回路をこ
の入力初段回路の近くに配置してラッチ回路の出力信号
をそれが使用される地点まで伝達させる代わりに、入力
初段回路の出力信号を、ラッチ回路の出力信号を使用す
る部分にまで伝達させておき、この近くにラッチ回路を
配置するものである。
の出力信号を使用する場所までの配線遅延時間が、入力
初段回路からラッチ回路のデータ入力端までの配線遅延
時間で置き換えられることになり、セットアップ時間を
有効に活用して、クロック信号より後ろの部分のアクセ
ス時間中の配線遅延時間が実質的に削減され、このため
アクセスが高速化する。
よれば、必要となる論理回路を入力データのラッチ回路
の前に配置し、これらのデータ伝達時間をシステムクロ
ック入力ピンによる内部同期信号の発生前に行なってお
くという構成としたことにより、0(零)nSという仕
様から変更され、仕様上のセットアップ時間が例えば数
nSとされる場合に、このセットアップ時間の有効活用
ができ、従来よりも論理回路の遅延時間分だけのアクセ
スの高速化が達成されることになる。
論理回路に代わって、所定の配線を配置した構成によっ
ても、セットアップ時間の有効活用ができ、従来よりも
配線の遅延時間分だけのアクセスの高速化が達成される
ことになる。本発明においては、ラッチ回路の前段に
は、論理回路と配線の両者を配置しても、同様な効果を
奏する。
チ回路の出力信号の種類が少なく、入力すべき信号の種
類が多い場合には、ラッチ回路そのものの数を削減する
ことができる。さらに本発明によれば、ラッチ回路の後
段に論理回路を配置した構成の従来例において発生する
恐れのある、複数のラッチ回路の出力信号間におけるス
キューずれによる論理回路の出力信号のハザードを防止
することができるという効果を有する。
トアップ時間が例えば数nSと規定される同期型半導体
メモリにおいて、アドレスパス中でラッチ回路の後段に
配置される論理回路、又は配線遅延、あるいは両者を、
ラッチ回路の前段に配置する構成としたことにより、ク
ロック信号より後ろの部分のアクセス時間中の仕事が実
質的に軽減され、アクセスの高速化が達成される。
回路の一実施例を示す図である。
回路の別の実施例を示す図である。
のタイミング図である。
初段回路の構成の一例を示す図である。
ある。
スパスの構成の一例を示すブロック図である。
成の一例を示すブロック図である。
構成の一例を示す図である。
である。
MOSトランジスタ Q11、Q12、Q14、Q17、Q21、Q22、Q24、Q27 n
MOSトランジスタ φ11、φ21 クロック入力初段回路出力信号 φ12 アドレス入力初段回路出力信号 φ13、φ23 CS入力初段回路出力信号 φ14、φ24 論理回路出力信号 φ15、φ25 ラッチ出力信号 φ22 RAS入力初段回路出力信号 φ26 CAS入力初段回路出力信号 φ27 WE入力初段回路出力信号 φ64、φ65 ラッチ回路64、65の出力信号 φ66 論理回路66の出力信号 tφ15 本実施例におけるラッチ回路出力までの所要時
間 tφ66 従来例における論理回路出力までの所要時間 CLK クロック信号 Add アドレス信号
Claims (7)
- 【請求項1】クロック信号を入力するクロック入力端子
と、データ信号を入力するデータ入力端子と、ラッチ回
路と、論理回路と、を半導体チップ上に備え、前記デー
タ入力端子より入力されるデータ信号を前記クロック入
力端子より入力されるクロック信号によって前記ラッチ
回路にラッチする入力回路において、 前記データ入力端子と前記ラッチ回路との間に前記論理
回路を配し、前記論理回路が前記データ入力端子より入
力された前記データ信号を入力し、その出力を前記ラッ
チ回路に入力することを特徴とする入力回路。 - 【請求項2】クロック信号を入力するクロック入力端子
と、アドレス信号、データ信号、及び動作制御信号のう
ちの少なくとも一を含む所定の入力信号を入力するデー
タ入力端子と、ラッチ回路と、論理回路と、を半導体チ
ップ上に有し、前記データ入力端子より入力される信号
を前記クロック入力端子より入力される前記クロック信
号によって前記ラッチ回路にラッチするクロック同期型
記憶装置の入力回路において、 前記データ入力端子と前記ラッチ回路との間に前記論理
回路を配し、前記論理回路が前記データ入力端子より入
力された信号を入力し、その出力を前記ラッチ回路に入
力することを特徴とするクロック同期型記憶装置の入力
回路。 - 【請求項3】前記論理回路が、前記クロック信号が入力
されない回路で構成されることを特徴とする請求項1又
は2記載の入力回路。 - 【請求項4】前記論理回路の代わりに所定の配線遅延時
間を有する配線を前記データ入力端子と前記ラッチ回路
との間に設け、前記データ入力端子より入力された信号
を前記配線を介して前記ラッチ回路に入力することを特
徴とする請求項1又は2記載の入力回路。 - 【請求項5】システムクロック入力端子と、アドレス信
号、書き込みデータ入力信号、及び各種制御を行なうた
めの複数の制御信号のそれぞれの入力端子を備え、前記
アドレス信号、前記書き込みデータ入力信号、及び前記
複数の制御信号のうちの少なくとも一を含む所定の入力
信号が前記システムクロックに対して予め定められたセ
ットアップ時間をもって入力され、前記システムクロッ
クに同期して発生される内部クロック信号により前記入
力された所定の入力信号をラッチする同期型半導体メモ
リにおいて、 アドレスアクセス経路に設けられる論理回路及び配線遅
延のうち、前記セットアップ時間に対応する遅延時間を
有する所定の論理回路及び/又は配線遅延を、前記入力
端子の所定の端子と前記ラッチ回路の入力端との間に設
け、前記ラッチ回路が、前記論理回路及び/又は配線遅
延を介して出力される信号を前記システムクロックに同
期して発生される内部クロック信号によりラッチするよ
うに構成したことを特徴とする同期型半導体メモリの論
理データ入力ラッチ回路。 - 【請求項6】前記入力端子に接続される入力初段回路か
らの出力を、前記ラッチ回路の出力信号を入力とする回
路が配置される近傍にまで配線すると共に、該回路の近
傍に前記ラッチ回路を配置し、前記入力初段回路から前
記ラッチ回路の入力端への前記配線遅延時間が、前記入
力信号の前記システムクロックに対して予め定められた
セットアップ時間に対応するようにしたことを特徴とす
る請求項5記載の同期型半導体メモリの論理データ入力
ラッチ回路。 - 【請求項7】前記論理回路及び/又は配線遅延の遅延時
間が、前記入力信号のシステムクロックに対して予め定
められた仕様上のセットアップ時間から、前記ラッチ回
路においてデータの取り込みに要するセットアップ時間
を差し引いた範囲内に含まれることを特徴とする請求項
5又は6記載の同期型半導体メモリの論理データ入力ラ
ッチ回路。
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