KR0181720B1 - 고속 동기형 논리 데이타 래치 장치 - Google Patents

고속 동기형 논리 데이타 래치 장치 Download PDF

Info

Publication number
KR0181720B1
KR0181720B1 KR1019950017761A KR19950017761A KR0181720B1 KR 0181720 B1 KR0181720 B1 KR 0181720B1 KR 1019950017761 A KR1019950017761 A KR 1019950017761A KR 19950017761 A KR19950017761 A KR 19950017761A KR 0181720 B1 KR0181720 B1 KR 0181720B1
Authority
KR
South Korea
Prior art keywords
logic
circuit
clock signal
circuits
signal input
Prior art date
Application number
KR1019950017761A
Other languages
English (en)
Other versions
KR960003102A (ko
Inventor
다까시 오바라
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=15819491&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR0181720(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960003102A publication Critical patent/KR960003102A/ko
Application granted granted Critical
Publication of KR0181720B1 publication Critical patent/KR0181720B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Abstract

클럭 신호(CLK)를 수신하는 클럭 신호 입력 회로(1-1), 및 논리 회로(A0, CS)를 수신하는 적어도 2개의 논리 신호 입력 회로(1-2, 1-3)을 포함하는 논리 데이터 래치 장치에 있어서, 논리 회로(4)는 논리 신호에 따라 논리 동작을 실행하도록 논리 신호 입력 회로에 접속된다. 상기 논리 회로의 출력 신호는 클럭 신호와 동기하여 래치 회로에서 래치된다.

Description

고속 동기형 논리 데이타 래치 장치
제1도는 제1종래 기술의 논리 데이터 래치 장치를 도시하는 블럭 회로도.
제2도는 제1도의 신호 입력 회로의 회로도.
제3도는 제1도의 래치 회로의 회로도.
제4a, b, c, d도는 제1도의 논리 회로의 논리 회로도.
제5a도 내지 i도는 제1도의 장치의 동작을 도시하는 타이밍도.
제6도는 제2 종래 기술의 논리 데이터 래치 장치를 도시하는 블럭 회로도.
제7a도 내지 i도는 제6도의 장치의 동작을 도시하는 타이밍도.
제8도는 본 발명에 따른 논리 데이터 래치 장치의 제1실시예를 도시하는 블럭 회로도.
제9a도 내지 i도는 제8도의 장치의 동작을 도시하는 타이밍도.
제10도는 본 발명에 따른 논리 데이터 래치 장치의 제2실시예를 도시하는 블럭 회로도.
제11a도 내지 i도는 제10도의 장치의 동작을 도시하는 타이밍도.
제12도는 본 발명에 따른 논리 데이터 래치 장치의 제3실시예를 도시하는 블럭 회로도.
제13a도 내지 j도는 제12도의 장치의 동작을 도시하는 타이밍도.
제14도는 본 발명에 따른 논리 데이터 래치 장치의 제4실시예를 도시하는 블럭 회로도.
제15a도 내지 j도는 제14도의 장치의 동작을 도시하는 타이밍도.
제16도는 본 발명에 따른 논리 데이터 래치 장치의 제5실시예를 도시하는 블럭 회로도.
제17도는 본 발명에 따른 논리 데이터 래치 장치의 제6실시예를 도시하는 블럭 회로도.
제18도는 본 발명에 따른 논리 데이터 래치 장치의 제7실시예를 도시하는 블럭 회로도.
제19도는 본 발명에 따른 논리 데이터 래치 장치의 제8실시예를 도시하는 블럭 회로도.
제20도는 본 발명에 따른 논리 데이터 래치 장치의 제9실시예를 도시하는 블럭 회로도.
* 도면의 주요부분에 대한 부호의 설명
1-1, 1-2, 1-3 : 입력 회로 2 : 래치 회로
3 : 지연 라인 4 : 논리 회로
본 발명은 동기형 반도체 메모리 장치(DRAM)에 이용될 수 있는 동기형 논리 데이터 래치 장치에 관한 것이다.
동기형 DRAM에서 사용된 종래 기술의 논리 데이터 래치 장치에서, 행 어드레스 스트로브 신호 RAS, 열 어드레스 스트로브 신호 CAS, 기록 인에이블 신호 WE 및 칩 선택 신호 CS와 같은 논리 신호들 또는 제어 신호들은 외부로부터의 시스템 클럭 신호의 상승 에지(rising edge)와 동기하여 래치 회로에서 래치된다. 이 경우에, 시스템 클럭 신호의 상승 에지에 대한 논리 신호의 셋업 시간 Ts는 ns 정도이고, 또한 시스템 클럭 신호의 상승 에지에 대한 논리 신호의 홀드 시간 TH는 ns 정도이다. 이 경우에, 셋 업시간 Ts의 마진 및 홀드 시간 TH의 마진은 작다. 그 후, 래치 회로의 출력 신호는 논리 회로에 공급되고, 그 후에, 다수의 간격 제어 신호들을 발생시킨다. 이것은 상세히 후술될 것이다.
그러나, 상술된 종래 기술의 논리 데이터 래치 장치에서, 셋업 시간 Ts가 이용되지 않아서, 그 결과, 데이터의 전송율은 시스템 클럭 신호에 의해 감소된다. 이것은 논리 데이터 래치 장치의 액세스 속도를 감소시킨다.
또한, 상술된 종래 기술의 장치에서, 래치 회로의 출력 신호들 간의 왜곡(skew)이 있을 수 있기 때문에, 논리 회로의 출력 신호에서 장해(왜곡 에러)가 발생될 수 있다.
본 발명의 목적은 고속 동기형 논리 데이터 래치 장치를 제공하는데 있다.
본 발명의 다른 목적은 동기형 논리 데이터 래치 장치의 논리 회로의 출력 신호에서의 장해 발생을 방지하는데 있다.
본 발명에 따르면, 클럭 신호를 수신하기 위한 클럭 신호 입력 회로, 및 논리 신호를 수신하기 위한 적어도 2개의 논리 신호 입력 회로들을 포함하는 논리 데이터 래치 장치에서, 논리 회로는 논리 신호에 따라 논리 동작이 실행되도록 논리 신호 입력 회로들에 접속되어 있다. 논리 회로의 출력 신호는 클럭 신호와 동기하여 래치 회로에서 래치된다.
또한, 지연 라인들이 논리 신호 입력 회로들과 논리 회로 사이에 논리 회로 대신으로, 또는 논리 회로와 더불어 삽입될 수 있다.
따라서, 논리 동작 및/또는 지연 동작을 클럭 신호에 대한 논리 신호의 셋업 시간 Ts 내에 실행될 수 있다. 다시 말하면, 셋업 시간이 이용되어 액세스 속도가 증가될 수 있다. 또한, 논리 회로가 논리 신호 입력 회로들에 직접 접속되면, 논리 회로의 입력 신호에 왜곡이 발생되지 않으므로, 장해가 방지될 수 있다.
본 발명은 첨부된 도면을 참조하여, 종래 기술과 비교하여, 이하에 기술된 설명으로부터 명백하게 파악될 것이다.
양호한 실시예의 설명에 앞서서, 종래 기술의 논리 데이터 래치 장치가 제1도, 제2도, 제3도, 제4a도 내지 제4d도, 제5a도 내지 i도, 제6도, 및 제7a도 내지 i도를 참조하여 설명될 것이다.
제1종래 기술의 논리 데이터 래치 장치를 도시하는 제1도에서, 참조 번호들(1-1), (1-2) 및 (1-3)은 시스템 클럭 신호 CLK, 어드레스 신호 A0및 칩 선택 신호 CS를 수신하기 위한 입력 회로들을 표시한다. 이 경우에, 입력 회로들 (1-1), (1-2) 및 (1-3)의 지연 시간들은 동일하고 D1에 의해 정의된다고 가정하자.
입력 회로들 (1-2) 및 (1-3)의 출력 신호들 A0' 및 CS'는 각각 래치 회로들 (2-1) 및 (2-2)에 공급되고, 시스템 클럭 신호 CLK'의 상승 에지와 동기하여 각각 래치 회로들 (2-1) 및 (2-2)에서 래치된다. 또한, 이 경우에, 래치 회로들 (2-1) 및 (2-2)의 지연 시간들이 동일하고 D2에 의해 정의된다고 가정하자.
래치 회로들 (2-1) 및 (2-2)의 출력 신호들 S1 및 S2는 각각 지연 라인들 (3-1) 및 (3-2)를 통해 논리 회로(4)에 공급된다. 즉, 입력 회로들 (1-1), (1-2) 및 (1-3) 및 래치 회로들 (2-1) 및 (2-2)는 입력 핀의 주변에 배열되어서, 입력 용량을 감소시킨다. 한편, 논리 회로(4)는 핀으로부터 멀리 떨어져 있다. 따라서, 지연 라인들 (3-1) 및 (3-2)는 래치 회로들 (2-1) 및 (2-2)와 논리 회로(4) 사이에 존재한다. 또한, 이 경우에, 지연 라인들 (3-1) 및 (3-2)의 지연 시간들은 동일하고 D3에 의해 정의된다.
논리 회로(4)는 출력 신호 S5를 발생시키기 위해 지연 라인들(3-1) 및 (3-2)의 출력 신호들 S3 및 S4에 따라 논리 동작을 실행한다. 이 경우에, 논리 회로(4)의 지연 시간은 D4로 정의된다.
제1도의 입력 회로들 (1-1)[(1-2) 및 (1-3)]의 회로도인 제2도에서, 이 입력 회로는 전류 미러 회로를 형성하는 P-채널 MOS 트랜지스터 Q11및 Q12, 및 N-채널 MOS 트랜지스터 Q13및 Q14를 포함한다. 기준 전압 VREF및 입력 신호를 각각 수신하기 위한 입력 N-채널 MOS 트랜지스터 Q15및 Q16은 트랜지스터 Q13및 Q14의 게이트에 접속되어 있다. 또한, 출력 신호를 발생시키기 위한 인버터 I1은 트랜지스터 Q12및 Q14사이의 노드에 접속되어 있다. 즉, 입력 신호의 전압이 VREF보다 높을 때, 출력 신호의 전압은 Vcc이다. 입력 신호의 전압이 VREF보다 낮을 때, 출력신호의 전압은 GND이다.
제1도의 래치 회로들 (2-1)[(2-2)의 상세한 회로도인 제3도에서, 주(master) 래치 M 및 종(slave) 래치 S에 의해 형성된 D 타입의 플립플롭이 사용된다. 즉, 클럭 단자 C의 전압이 낮을 때, 데이터 단자 D의 전압은 주 래치 M에 페치된다. 그 후, 클럭 단자 C의 전압이 높을 때, 주 래치 M의 내용은 종 래치 S에 페치된다. 종 래치 S의 내용은 출력 단자 Q에서 출력된다.
제4a도, 제4b도, 제4c도 및 제4d도는 제1도의 논리 회로(4)의 예들을 도시한 것이다.
제1도의 장치의 동작은 제5a도 내지 제5i도를 참조하여 설명된다.
제5a도, 제5b도 및 제5c도에 도시된 바와 같이, 논리 신호들 A0및 CS는 t1로부터 t3으로 변경되고, 시스템 클럭 신호 CLK는 시간 t2에서 상승한다. 즉, 클럭 신호 CLK의 상승 에지에 관련된 논리 신호들 A0및 CS의 셋업 시간 TS는 t1로부터 t2까지의 시간이고, 논리 신호들 A0및 CS의 홀드 시간 TH는 t2에서부터 t3까지의 시간이다.
제5d도, 제5e도 및 제5f도에 도시된 바와 같이, 입력 회로들 (1-1), (1-2) 및 (1-3)의 지연 시간들이 동일(= D1)하기 때문에, 출력 신호들 CLK', A0' 및 CS'는 출력 신호들 CLK, A0및 CS과 동일한 적정 관계를 갖는다. 따라서 시간 t4에서, 입력 회로들 (1-2) 및 (1-3)의 출력 신호들 A0' 및 CS'는 시스템 클럭 신호 CLK'와 동기하여 래치 회로들 (2-1) 및 (2-2)에서 래치된다.
다음으로, 제5g도에 도시된 바와 같이, 지연 시간 D2가 경과한 후에, 래치 회로들 (2-1) 및 (2-2)의 출력 신호들 S1 및 S2는 시간 t5에서 변경된다.
다음으로, 제5h도에 도시된 바와 같이, 지연 시간 D3이 경과한 후에, 지연 라인들 (3-1) 및 (3-2)의 출력 신호들 S3 및 S4는 시간 t6에서 변경된다.
결국, 논리 회로(4)는 지연 라인들 (3-1) 및 (3-2)의 출력 신호들 S3 및 S4에 따라 논리 동작을 실행한다. 그 결과로, 제5i도에 도시된 바와 같이, 논리 회로(4)는 시간 t7에서 출력 신호 S5를 발생시킨다.
따라서, 제1도의 장치의 액세스 시간 T1은 다음과 같이 표시된다.
T1 = Ts + D1 + D2 + D3 + D4 (1)
그러나, 제1도의 장치에서, 상술된 바와 같이, 셋업 시간 Ts가 이용되지 않아서, 그 결과로, 데이터의 전송율이 시스템 클럭 신호에 의해 감소된다. 이것은 장치의 액세스 속도를 감소시킨다. 또한, 래치 회로들 (2-1) 및 (2-2) 간의 신호 CLK'의 경로에서의 차이, 래치 회로들 (2-1) 및 (2-2)간의 동작 속도의 약간의 차이, 및 지연 라인들 (3-1) 및 (3-2) 간의 지연 시간의 약간의 차이로 인해, 지연 라인들 (3-1) 및 (3-2)의 출력 신호들 S3 및 S4 간의 왜곡이 있을 수 있다. 이것은 논리 회로(4)의 출력 신호 S5에서의 장해를 발생시킨다.
제2종래 기술의 논리 데이터 래치 장치를 도시한 제6도에서, 제1도의 논리 회로(4)는 래치 회로들 (2-1) 및 (2-2)에 직접 접속되고, 제1도의 지연 라인들 (3-1) 및 (3-2) 대신 지연 라인(3)은 논리 회로(3)에 접속된다.
제6도의 장치의 동작은 제7a도 내지 제7i도를 참조하여 설명된다.
제7a도 내지 제7f도에 도시된 바와 같이, 신호들 CLK, A0CS, CLK', A0' 및 CS'는 제6a도 내지 제6f도와 동일한 방식으로 연관된다.
다음으로, 제7g도에 도시된 바와 같이, 지연 시간 D2가 경과한 후에, 래치 회로들 (2-1) 및 (2-2)의 출력 신호들 S6 및 S7은 시간 t5에서 변경된다.
다음으로, 논리 회로(4)는 래치 회로들 (2-1) 및 (2-2)의 출력 신호들 S6 및 S7에 따라 논리 동작을 실행한다. 그 결과로, 제7h도에 도시된 바와 같이, 논리 회로(4)는 시간 t6에서 출력 신호 S8를 발생시킨다.
결국, 제7i도에 도시된 바와 같이, 지연 시간 D2가 경과한 후에, 지연 라인(3)의 출력 신호 S9가 시간 t7에서 변경된다.
따라서, 제6도의 장치의 액세스 시간 T1'는 다음과 같이 표시된다.
T1' = Ts + D1 + D2 + D4 + D3 = T1 (2)
또한, 제6도의 장치에서, 셋업 시간 Ts가 이용되지 않아서, 그 결과로, 데이터의 전송율이 시스템 클럭 신호에 의해 감소된다. 이것은 장치의 액세스 속도를 감소시킨다. 또한, 래치 회로들 (2-1) 및 (2-2)간의 신호 CLK'의 경로에서의 차이, 및 래치 회로들 (2-1) 및 (2-2) 간의 동작 속도의 약간의 차이로 인해, 래치 회로들 (2-1) 및 (2-2) 간의 출력 신호들 S6 및 S7 사이에 왜곡이 있을 수 있다. 이것은 논리 회로(4)의 출력 신호 S8에서의 장해를 발생시킨다.
본 발명의 제1실시예를 도시한 제8도에서, 제6도의 논리 회로(4)는 입력 회로들 (1-2) 및 (1-3)에 직접 접속되고, 하나의 래치 회로(2) 만이 제6도의 래치 회로들 (2-1) 및 (2-2) 대신 제공된다.
제8도의 장치의 동작은 제9a도 내지 제9i도를 참조하여 설명된다.
제9a도 내지 제9f도에 도시된 바와 같이, 신호들 CLK, A0, CS, CLK', A0' 및 CS'는 제6a도 내지 제6f도와 동일한 방식으로 변경된다.
시간 t5전에, 논리 회로(4)는 입력 회로들 (1-2) 및 (1-3)의 출력 신호들 A0' 및 CS'에 따라 논리 동작을 실행한다. 그 결과로, 제9g도에 도시된 바와 같이, 논리 회로(4)는 시간 t4에서 출력 신호 S10을 발생시킨다.
다음으로, 제9h도에 도시된 바와 같이, 시간 t5에서, 논리 회로(4)의 출력 S10은 시스템 클럭 신호 CLK'와 동기하여 래치 회로(2)에서 래치된다. 그 결과로, 지연 시간 D2가 경과한 후에, 래치 회로(2)의 출력 신호 S11이 시간 t6에서 변경된다.
결국, 제9i도에 도시된 바와 같이, 지연 시간 D2가 경과한 후에, 지연 라인(3)의 출력 신호 S12 시간 t7에서 변경된다.
따라서, 제8도의 장치의 액세스 시간 T2는 다음과 같이 표시된다.
T2 = Ts + D1 + D2 + D3
= T1 - D4 T1 (3)
따라서, 제8도의 장치에서, 논리 회로(4)에 의한 논리 동작이 셋업 시간 Ts 내에 실행되기 때문에, 액세스 시간 T2는 제1도 및 제6도의 종래 기술의 장치들에 비해 D4 만큼 감소된다. 다시 말하면, 셋업 시간 Ts가 이용된다. 이것은 제8도의 장치의 액세스 속도를 증가시킨다. 또한, 논리 회로(4)가 입력 회로들 (1-2) 및 (1-3)에 직접 접속되어 있기 때문에, 논리 회로(4)의 입력 신호들 간의 왜곡이 없어서, 출력 신호에서의 장해가 방지될 수 있다.
본 발명의 제2실시예를 도시한 제10도에서는 제8도의 지연 라인(3)은 논리 회로(4)와 래치 회로(2) 사이에 접속된다. 즉, 래치 회로(2)는 논리 회로(4)로부터 멀리 떨어져 있다.
제10도의 장치의 동작을 제11a도 내지 제11i도를 참조하여 다음에 설명한다.
제11a도 내지 제11f도는 도시되어 있는 바와 같이, 신호 CLK, A0, CS, CLK', A0', 및 CS'를 제6a도와 같은 방식으로 변경시킨다. 시간 t6전에, 논리 회로(4)는 입력 회로(1-1 및 1-2)의 출력 신호 A0' 및 CS'에 따라 논리 동작을 실행한다. 그 결과, 제11g도에 도시된 바와 같이, 논리 회로(4)는 시간 t4에서 출력 신호 S13을 발생한다.
그 다음, 제11h도에 도시된 바와 같이, 시간 t6에서 지연 라인(3)의 출력 S14는 시스템 클럭 신호 CLK'와 동기하여 래치 회로(4)에서 래치된다.
결국, 제11i도에 도시된 바와 같이, 지연 시간 D2가 경과한 후에 지연 라인(3)의 출력 신호 S15가 시간 t7에서 변경된다.
그러므로, 제10도의 장치의 액세스 시간 T3은
T3 = Ts + D1 + D2 = T2 - D3 T2 (4)
로 표시된다.
즉,
T3 T2 T1
즉, 제10도의 장치에서, 논리 회로(4)에 의한 논리 동작 및 지연 라인(3)에 의한 지연 동작은 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간 T3은 제1도 및 제6도의 종래 기술의 장치와 비교할 때, D3 + D4 만큼 감소된다. 다시 말하면, 셋업 시간 Ts를 이용한다. 이것은 또한 제10도의 장치의 액세스 속도를 증가시킨다. 또한 논리 회로(4)가 입력 회로(1-2 및 1-3)에 직접 접속되기 때문에 논리 회로(4)의 입력 신호들 사이에 왜곡이 없어서 출력 신호에서의 장해가 방지될 수 있다.
본 발명의 제3실시예를 도시한 제12도에는 제1도의 지연 라인(3-1 및 3-2)는 입력 회로(1-2 및 1-3) 및 래치 회로(2-1 및 2-2) 사이에 접속된다. 즉, 래치 회로(2-1 및 2-2)는 각각 입력 회로(1-2 및 1-1)로부터 멀리 떨어져 있다.
제12도의 장치의 동작은 제13a도 내지 제13i도를 참조하여 다음에 설명한다.
제13a도 내지 제13f 도는 도시되어 있는 바와 같이, 신호 CLK, A0, CS, CLK', A0', 및 CS'를 제6a도 내지 6f도와 같은 방식으로 연관된다.
시간 t5전에 제13g도 및 제13h도에 도시된 바와 같이, 입력 회로(1-1 및 1-3)의 출력 신호 A0' 및 CS'는 지연 라인(3-1 및 3-2)에 의해 각각 지연된다. 그 결과, 시간 t4에서 지연 라인(3-1 및 3-2)의 출력 신호 S16 및 217을 변경시킨다.
그 다음, 제13i도에 도시된 바와 같이, 시간 t5에서 지연 라인(3-1 및 3-2)의 출력 신호 S16 및 S17은 시스템 클럭 신호 CLK'와 동기하여 래치 회로(2-1 및 2-2)에서 래치된다. 그 결과, 지연 시간 D2가 경과한 후에 래치 회로(2-1 및 2-2)의 출력 신호 S18 및 S19가 시간 t6에서 변경된다.
결국, 논리 회로(4)는 래치 회로(2-1 및 2-2)의 출력 신호 S18 및 S19에 따라 논리 동작을 실행한다. 그 결과, 제13j도에 도시된 바와 같이, 논리 회로(4)는 시간 t7에서 출력 신호 S20을 발생한다.
그러므로, 제12도의 장치의 액세스 시간 T2'는
T2' = Ts + D1 + D2 + D4 = T1 - D3 T1 (5)
로 표시된다.
즉, 제12도의 장치에서, 지연 회로(3-1 및 3-2)에 의한 지연 동작이 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간 T2'는 제1도 및 제6도의 종래 기술의 장치와 비교할 때 D3 만큼 감소된다. 다시 말하면, 셋업 시간 Ts를 이용한다. 이것은 제12도의 장치의 액세스 속도를 증가시킨다.
본 발명의 제4실시예를 도시한 제14도에서는 제12도의 논리 회로(4)가 지연 라인(3-1 및 3-2) 및 래치 회로(2) 사이에 접속된다. 즉, 논리 회로(4)는 입력 회로(1-2 및 1-3)로부터 멀리 떨어져 있다.
제14도의 장치의 동작을 제15a도 내지 제15j도를 참조하여 다음에 설명한다.
제15a도 내지 제15j도는 도시되어 있는 바와 같이, 신호들 CLK, A0, CS, CLK', A0', 및 CS'를 제6a도 내지 6f도와 같은 방식으로 연관된다.
시간 t6전에, 제15g도 및 제15h도에 도시된 바와 같이 입력 회로(1-2 및 1-3)의 출력 신호 A0' 및 CS'에 따라 지연 라인(3-1 및 3-2)의 지연 동작을 실행한다.
또한, 시간 t6전에 제15i도에 도시된 바와 같이 지연 라인(3-1 및 3-2)의 출력 신호 S21 및 S22에 따라 논리 회로(4)가 논리 동작을 실행한다. 그 결과 시간 t5에서 논리 회로(4)는 출력 신호 S23을 발생한다.
결국, 제15j도에 도시된 바와 같이, 시간 t7에서 논리 회로(4)의 출력 S24는 시스템 클럭 신호 CLK'와 동기하여 래치 회로(2)에서 래치된다.
그 결과, 지연 시간 D2가 경과한 후에 래치 회로(2)의 출력 신호 S24가 시간 t7에서 변경된다.
그러므로, 제14도의 장치의 액세스 시간 T3'는
T3' = Ts + D1 + D2 = T2' - D4 T2' (6)
로 표시된다.
즉,
T3'(=T3) T2' T1
즉, 제14도의 장치에서, 지연 라인(3-1 및 3-2)에 의한 지연 동작 및 논리 회로(4)에 의한 논리 동작은 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간 T3'는 제1도 및 제6도의 종래 기술의 장치와 비교할 때 D3 + D4 만큼 감소된다. 다시 말하면, 셋업 시간 Ts를 이용한다. 이것은 또한 제14도의 장치의 액세스 속도를 증가시킨다. 또한 논리 회로(4)가 지연 라인(3-1 및 3-2)를 통해 입력 회로(1-2 및 1-3)에 접속되기 때문에 논리 회로(4)의 입력 신호들 사이에 왜곡이 거의 없어서 출력 신호에서의 장해가 방지될 수 있다.
본 발명의 제5실시예를 도시한 제16도에서는 논리 동작이 불필요하더라도 지연 라인(3)은 입력 회로(1-2)와 래치 회로(2) 사이에 접속되어 제12도에 도시된 제4실시예에서와 유사한 방식으로 액세스 시간을 증가시킨다.
본 발명의 제6실시예를 도시한 제17도에서는 제8도에 도시된 제1실시예가 동기형 DRAM에 적용된다. 즉, 제어 신호 RAS, CAS, WE 및 CS를 수신하는 입력 회로(1-2 내지 1-5)는 입력 회로(1-1, 1-3, …)의 출력 신호에 따라 논리 동작을 실행하기 위해 논리 회로(4-1, 4-2, …)에 각각 접속된다. 또한, 논리 회로(4-1, 4-2, …)는 시스템 클럭 신호 CLK'와 동기하여 동작되는 래치 회로(2-1, 2-2, …)에 각각 접속된다. 또한, 래치 회로(2-1, 2-2, …)는 지연 회로(3-1, 3-3, …)에 각각 접속된다.
그러므로, 제17도의 동기형 DRAM에서는 논리 회로(4-1, 4-2, …)에 의한 논리 동작이 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간이 감소된다. 다시 말하면 셋업 시간 Ts를 이용한다. 이것은 제17도의 동기형 DRAM의 액세스 속도를 증가시킨다. 또한, 논리 회로(4-1, 4-2, …)가 입력 회로(1-2, 1-3, …)에 직접 접속되기 때문에 논리 회로(4-1, 4-2, …)의 입력 신호들 사이에 왜곡이 없어서 출력 신호에서의 장해가 방지될 수 있다.
본 발명의 제7실시예를 도시한 제18도에서는 제10도에 도시된 제2실시예가 동기형 DRAM에 적용된다. 즉, 제어 신호 RAS, CAS, WE 및 CS를 수신하는 입력 회로(1-2 내지 1-5)는 입력 회로(1-1, 1-3, …)의 출력 신호에 따라 논리 동작을 실행하기 위해 논리 회로(4-1, 4-2, …)에 각각 접속된다. 또한, 논리 회로(4-1, 4-2, …)는 지연 라인(3-1, 3-2, …)에 각각 접속된다. 또한, 지연 회로(3-1, 3-2, …)는 시스템 클럭 신호 CLK'와 동기하여 동작되는 래치 회로(2-1, 2-2, …)에 각각 접속된다.
그러므로, 제18도의 동기형 DRAM에서는 논리 회로(4-1, 4-2, …)에 의한 논리 동작 및 지연 라인(3-1, 3-2, …)에 의한 지연 동작이 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간이 감소될 수 있다. 다시 말하면 셋업 시간 Ts를 이용한다. 이것은 제18도의 동기형 DRAM의 액세스 속도를 증가시킨다. 또한, 논리 회로(4-1, 4-2, …)가 입력 회로(1-2, 1-3, …)에 직접 접속되기 때문에 논리 회로(4-1, 4-2, …)의 입력 신호들 사이에 왜곡이 없어서 출력 신호에서의 장해가 방지될 수 있다.
본 발명의 제8실시예를 도시한 제19도에서는 제12도에 도시된 제3실시예가 동기형 DRAM에 적용된다. 즉, 제어 신호 RAS, CAS, WE 및 CS를 수신하는 입력 회로(1-2 내지 1-5)는 지연 라인(3-1, 3-2, …)에 각각 접속된다. 또한, 지연 라인(3-1, 3-2, …)는 시스템 클럭 신호 CLK'와 동기하여 동작되는 래치 회로(2-1, 2-2, …)에 각각 접속된다. 또한, 래치 회로(2-1, 2-2, …)는 상기 래치 회로(2-1, 2-2, …)의 래치 회로 신호의 출력 신호에 따라 논리 동작을 실행하는 논리 회로(4-1, 4-2, …)에 각각 접속된다.
그러므로, 제19도의 동기형 DRAM에서는 지연 라인(3-1, 3-2, …)에 의한 지연 동작이 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간이 감소될 수 있다. 다시 말하면 셋업 시간 Ts를 이용한다. 이것은 제19도의 동기형 DRAM의 액세스 속도를 증가시킨다.
본 발명의 제9실시예를 도시한 제20도에서는 제14도에 도시된 제4실시예가 동기형 DRAM에 적용된다. 즉, 제어 신호 RAS CAS, WE 및 CS를 수신하는 입력 회로(1-2 내지 1-5)는 지연 라인(3-1, 3-2, …)에 각각 접속된다. 또한, 지연 라인(3-1, 3-2, …)는 지연 라인 (3-1, 3-2, …)의 출력 신호에 따라 논리 동작을 실행하는 논리 회로(4-1, 4-2, …)에 각각 접속된다. 또한, 논리 회로(4-1, 4-2, …)는 시스템 클럭 신호 CLK'와 동기하여 동작되는 래치 회로(2-1, 2-2, …)에 접속된다.
그러므로, 제20도의 동기형 DRAM에서는 지연 라인(3-1, 3-2, …)에 의한 지연 동작 및 논리 회로(4-1, 4-2, …)에 의한 논리 동작이 셋업 시간 Ts 내에서 실행되기 때문에, 액세스 시간이 감소될 수 있다. 다시 말하면 셋업 시간 Ts를 이용한다. 이것은 제18도의 동기형 DRAM의 액세스 속도를 증가시킨다. 또한, 논리 회로(4-1, 4-2, …)가 지연 라인(3-1, 3-2, …)를 통해 입력 회로(1-2, 1-3, …)에 직접 접속되기 때문에 논리 회로(4-1, 4-2, …)의 입력 신호들 사이에 왜곡이 거의 없어서 출력 신호에서의 장해가 방지될 수 있다.
상술한 바와 같이, 본 발명에 따르면 액세스 속도를 증가시킬 수 있고 논리 회로의 장해가 방지될 수 있다.

Claims (15)

  1. 논리 데이터 래치 장치에 있어서, 클럭 신호(CLK)를 수신하는 클럭 신호 입력 회로(1-1); 논리 신호(A0, CS)를 수신하는 적어도 2개의 논리 신호 입력 회로(1-2, 1-3); 상기 논리 신호 입력 회로의 출력에 접속되어 있으며, 상기 논리 신호들에 따라 논리 동작을 실행하는 논리 회로(4); 및 상기 클럭 신호 입력 회로 및 상기 논리 회로에 접속되어 있으며, 상기 클럭 신호와 동기하여 상기 논리 회로의 출력 신호(S10)을 래치하는 래치 회로(2)를 포함하며, 상기 클럭 신호에 대한 상기 논리 신호의 셋업 시간(Ts)는 상기 논리 회로의 지연 시간(D4)보다 긴 논리 데이터 래치 장치.
  2. 제1항에 있어서, 상기 래치 회로에 접속되어 있는 지연 라인(3)을 더 포함하는 논리 데이터 래치 장치.
  3. 논리 데이터 래치 장치에 있어서, 클럭 신호(CLK)를 수신하는 클럭 신호 입력 회로(1-1); 논리 신호(A0, CS)를 수신하는 논리 신호 입력 회로(1-2, 1-3); 상기 논리 신호 입력 회로들 중 하나에 각각 접속되어 있으며, 상기 논리 신호를 지연시키는 지연 라인들(3-1, 3-2); 상기 지연 라인들 중 하나의 지연 라인에 각각 접속되어 있으며, 상기 클럭 신호와 동기하여 상기 지연 라인들 중 각 지연 라인의 출력 신호(S16, S17)을 각각 래치하는 회로들(2-1, 2-2); 및 상기 래치 회로에 접속되어 있으며, 상기 래치 회로의 출력 신호(S18, S19)에 따라 논리 동작 실행하는 논리 회로(4)를 포함하는 논리 데이터 래치 장치.
  4. 제3항에 있어서, 상기 클럭 신호에 대한 상기 논리 신호의 셋업 시간(Ts)는 상기 각각의 지연 라인의 지연 시간(D3) 보다 긴 논리 데이터 래치 장치.
  5. 논리 데이터 래치 장치에 있어서, 클럭 신호(CLK)를 수신하는 클럭 신호 입력 회로(1-1); 논리 신호(A0, CS)를 수신하는 적어도 2개의 논리 신호 입력 회로(1-2, 1-3); 상기 논리 신호 입력 회로에 접속되어 있으며, 상기 논리 신호에 따라 논리 동작을 실행하는 논리 회로(4); 상기 논리 회로에 접속되어 있으며, 상기 논리 회로의 출력 신호(S13)를 지연시키는 지연 라인(3); 및 상기 클럭 신호 입력 회로 및 상기 지연 라인에 접속되어 있으며, 상기 클럭 신호와 동기하여 상기 지연 라인의 출력 신호(S14)를 래치하는 래치 회로(2)를 포함하며, 상기 클럭 신호에 대한 상기 논리 신호의 셋업 시간(Ts)는 상기 논리 회로의 지연 시간(D4)과 상기 지연 라인의 지연 시간(D3)의 합보다 긴 논리 데이터 래치 장치.
  6. 논리 데이터 래치 장치에 있어서, 클럭 신호(CLK)를 수신하는 클럭 신호 입력 회로(1-1); 논리 신호(A0, CS)를 수신하는 논리 신호 입력 회로(1-2, 1-3); 상기 논리 신호 입력 회로들 중 하나에 각각 접속되어 있으며, 상기 논리 신호를 지연시키는 지연 라인들(3-1, 3-2); 상기 지연 라인에 접속되어 있으며, 상기 지연 라인의 출력 신호(S21, S22)에 따라 논리 동작을 실행하는 논리 회로(4); 및 상기 지연 라인에 접속되어 있으며, 상기 클럭 신호와 동기하여 상기 논리 회로의 출력 신호(S23)을 래치하는 래치 회로(2)를 포함하는 논리 데이터 래치 장치.
  7. 제6항에 있어서, 상기 클럭 신호에 대한 상기 논리 신호의 셋업 시간(Ts)는 상기 각 지연 라인의 지연 시간(D3)과 상기 논리 회로의 지연 시간(D4)의 합보다 긴 논리 데이터 래치 장치.
  8. 논리 데이터 래치 장치에 있어서, 클럭 신호(CLK)를 수신하는 클럭 신호 입력 회로(1-1); 논리 신호(A0)를 수신하는 논리 신호 입력 회로(1-2); 상기 논리 신호 입력 회로에 접속되는 지연 라인(3); 및 상기 클럭 신호 입력 회로 및 상기 지연 라인에 접속되어 있으며, 상기 클럭 신호와 동기하여 상기 지연 라인의 출력 신호를 래치하는 래치 회로(2)를 포함하며, 상기 클럭 신호에 대한 상기 논리 신호의 셋업 시간(Ts)는 상기 지연 라인의 지연 시간(D3)보다 긴 논리 데이터 래치 장치.
  9. 동기형 반도체 메모리 장치에 있어서, 시스템 클럭 신호(CLK)를 수신하는 시스템 클럭 신호 입력 회로(1-1); 제어 신호(RAS, CAS, WE, CS)를 수신하는 다수의 제어 신호 입력 회로(1-2∼105); 상기 제어 신호 입력 회로의 출력에 접속되어 있으며, 상기 제어 신호 입력 회로의 출력 신호(RAS', CAS', WE', CS')에 따라 논리 동작을 실행하는 다수의 논리 회로(4-1, 4-2, …); 및 상기 논리 회로들 중 하나의 논리 회로 및 상기 시스템 클럭 신호 입력 회로에 각각 접속되어 있으며, 상기 시스템 클럭 신호와 동기하여 상기 논리 회로들 중 각각의 하나의 논리 회로의 출력 신호를 각각 래치하는 다수의 래치 회로들(2-1, 2-2, …)을 포함하며, 상기 시스템 클럭 신호에 대한 상기 제어 신호의 셋업 시간(Ts)은 상기 논리 회로의 지연 시간(D4) 보다 긴 동기형 반도체 메모리 장치.
  10. 동기형 반도체 메모리 장치에 있어서, 시스템 클럭 신호(CLK)를 수신하는 시스템 클럭 신호 입력 회로(1-1); 제어 신호(RAS, CAS, WE, CS)를 수신하는 다수의 제어 신호 입력 회로(1-2∼1-5); 상기 제어 신호 입력 회로에 접속되어 있으며, 상기 제어 신호 입력 회로의 출력 신호(RAS', CAS', WE', CS')를 지연시키는 다수의 지연 라인(3-1, 3-2, …); 상기 지연 라인들 중 하나의 지연 라인 및 상기 시스템 클럭 신호 입력 회로에 각각 접속되어 있으며, 상기 시스템 클럭 신호와 동기하여 상기 논리 회로들 중 각각의 하나의 논리 회로의 출력 신호를 각각 래치하는 다수의 래치 회로들(2-1, 2-2, …); 및 상기 래치 회로에 접속되어 있으며, 상기 래치 회로의 출력 신호에 따라 논리 동작을 실행하는 다수의 논리 회로(4-1, 4-2, …)를 포함하는 동기형 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 시스템 클럭 신호에 대한 상기 제어 신호의 셋업 시간(Ts)는 상기 각 지연 라인의 지연 시간(D3) 보다 긴 동기형 반도체 메모리 장치.
  12. 동기형 반도체 메모리 장치에 있어서, 시스템 클럭 신호(CLK)를 수신하는 시스템 클럭 신호 입력 회로(1-1); 제어 신호(RAS, CAS, WE, CS)를 수신하는 다수의 제어 신호 입력 회로(1-2∼1-5); 상기 제어 신호 입력 회로에 접속되어 있으며, 상기 제어 신호 입력 회로의 출력 신호(RAS', CAS', WE', CS')에 따라 논리 동작을 실행하는 다수의 논리 회로(4-1, 4-2, …); 상기 논리 회로들 중 하나의 논리 회로에 각각 접속되어 있으며, 상기 논리 회로의 출력 신호를 지연시키는 다수의 지연 라인(3-1, 3-2, …); 및 상기 지연 라인들 아직 하나의 지연 라인 및 상기 시스템 클럭 신호 입력 회로에 각각 접속되어 있으며, 상기 시스템 클럭 신호와 동기하여 상기 지연 라인들 중 각각의 하나의 지연 라인의 출력 신호를 각각 래치하는 다수의 래치 회로들(2-1, 2-2, …)를 포함하는 동기형 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 시스템 클럭 신호에 대한 상기 제어 신호의 셋업 시간(Ts)는 상기 논리 회로들 중 하나의 논리 회로의 지연 시간(D4)과 상기 지연 라인들 중 하나의 지연 라인의 지연 시간(D3)의 합보다 긴 동기형 반도체 메모리 장치.
  14. 동기형 반도체 메모리 장치에 있어서, 시스템 클럭 신호(CLK)를 수신하는 시스템 클럭 신호 입력 회로(1-1); 제어 신호(RAS, CAS, WE, CS)를 수신하는 다수의 제어 신호 입력 회로(1-2∼1-5); 상기 제어 신호 입력 회로들 중 하나의 입력 회로에 각각 접속되어 있으며, 상기 제어 입력 회로의 출력 신호를 지연시키는 다수의 지연 라인(3-1, 3-2, …); 상기 지연 라인들에 접속되어 있으며, 상기 지연 라인의 출력 신호에 따라 논리 동작을 실행하는 다수의 논리 회로(4-1, 4-2, …); 및 상기 논리 회로들 중 하나의 논리 회로 및 상기 시스템 클럭 신호 입력 회로에 각각 접속되어 있으며, 상기 시스템 클럭 신호와 동기하여 상기 논리 회로들 중 각각의 하나의 논리 회로의 출력 신호를 각각 래치하는 다수의 래치 회로(2-1, 2-2, …)를 포함하는 동기형 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 시스템 클럭 신호에 대한 상기 제어 신호의 셋업 시간(Ts)는 상기 지연 라인들 중 하나의 지연 라인의 지연 시간(D3) 및 상기 논리 회로들 중 하나의 논리 회로의 지연 시간(D4)의 합보다 긴 동기형 반도체 메모리 장치.
KR1019950017761A 1994-06-27 1995-06-28 고속 동기형 논리 데이타 래치 장치 KR0181720B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-165813 1994-06-27
JP16581394A JP3157681B2 (ja) 1994-06-27 1994-06-27 論理データ入力ラッチ回路

Publications (2)

Publication Number Publication Date
KR960003102A KR960003102A (ko) 1996-01-26
KR0181720B1 true KR0181720B1 (ko) 1999-04-15

Family

ID=15819491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950017761A KR0181720B1 (ko) 1994-06-27 1995-06-28 고속 동기형 논리 데이타 래치 장치

Country Status (5)

Country Link
US (1) US5648931A (ko)
EP (1) EP0690569B1 (ko)
JP (1) JP3157681B2 (ko)
KR (1) KR0181720B1 (ko)
DE (1) DE69525394T2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
JP3252678B2 (ja) * 1995-10-20 2002-02-04 日本電気株式会社 同期式半導体メモリ
US5828872A (en) * 1996-07-01 1998-10-27 Sun Microsystems, Inc. Implementation of high speed synchronous state machines with short setup and hold time signals
US5802317A (en) * 1996-09-04 1998-09-01 Motorola, Inc. Electronic circuit having phased logic busses for reducing electromagnetic interference
JP4090088B2 (ja) * 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
JP3703241B2 (ja) * 1997-01-28 2005-10-05 Ｎｅｃエレクトロニクス株式会社 半導体メモリ装置
JP3111936B2 (ja) 1997-09-10 2000-11-27 日本電気株式会社 同期回路
JPH11134224A (ja) * 1997-10-29 1999-05-21 Fujitsu Ltd 信号観測方法及び信号観測装置
KR100265610B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 전송속도를 증가시킨 더블 데이터 레이트 싱크로너스 디램
KR100265599B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 윈도우 제어장치 및 그 방법
JP3719890B2 (ja) 1999-11-30 2005-11-24 シャープ株式会社 半導体記憶装置
JP2002157883A (ja) 2000-11-20 2002-05-31 Fujitsu Ltd 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法
US7263024B2 (en) * 2005-10-17 2007-08-28 Lattice Semiconductor Corporation Clock reset address decoder for block memory
JP2007184052A (ja) * 2006-01-10 2007-07-19 Elpida Memory Inc コマンド生成回路及びこれらを備えた半導体記憶装置
DE102010049438A1 (de) 2010-10-23 2012-04-26 Sram Deutschland Gmbh Betätigungsmechanik für eine Mehrfach-Fahrradgetriebenabe

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3783254A (en) * 1972-10-16 1974-01-01 Ibm Level sensitive logic system
JPH02203611A (ja) * 1989-02-02 1990-08-13 Matsushita Electric Ind Co Ltd フリップフロップ回路
JPH0574167A (ja) * 1991-09-17 1993-03-26 Nec Corp 半導体記憶装置
EP0541840B1 (en) * 1991-11-11 1993-07-14 Hewlett-Packard GmbH Formatter circuit
US5241222A (en) * 1991-12-20 1993-08-31 Eastman Kodak Company Dram interface adapter circuit
JPH05199080A (ja) * 1992-01-17 1993-08-06 Sony Corp 相補型論理回路
JP2605576B2 (ja) * 1993-04-02 1997-04-30 日本電気株式会社 同期型半導体メモリ
JPH06290582A (ja) * 1993-04-02 1994-10-18 Nec Corp 半導体記憶装置
JP3315501B2 (ja) * 1993-11-19 2002-08-19 株式会社日立製作所 半導体記憶装置

Also Published As

Publication number Publication date
DE69525394D1 (de) 2002-03-21
DE69525394T2 (de) 2003-02-20
EP0690569A3 (en) 1996-08-21
JP3157681B2 (ja) 2001-04-16
US5648931A (en) 1997-07-15
JPH0817182A (ja) 1996-01-19
EP0690569B1 (en) 2002-02-13
KR960003102A (ko) 1996-01-26
EP0690569A2 (en) 1996-01-03

Similar Documents

Publication Publication Date Title
KR100528164B1 (ko) 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
KR0181720B1 (ko) 고속 동기형 논리 데이타 래치 장치
US6952462B2 (en) Method and apparatus for generating a phase dependent control signal
KR0132645B1 (ko) 타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스
JP4511767B2 (ja) 半導体メモリおよびその駆動方法
KR950034264A (ko) 지연 고정 루프를 사용한 메모리 기록 제어
US5748018A (en) Data transfer system for an integrated circuit, capable of shortening a data transfer cycle
US6343040B2 (en) Auto precharge control signal generating circuits for semiconductor memory devices and auto precharge control methods
US7084686B2 (en) System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US6201743B1 (en) Semiconductor device having delay circuit for receiving read instruction signal
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR100575860B1 (ko) 동기식 메모리소자의 데이터 입력제어회로
US5479111A (en) Signal transmitting device in a semiconductor apparatus
JPH0766341B2 (ja) 論理回路
JPH0763135B2 (ja) 半導体集積論理回路
KR100213222B1 (ko) 반도체 메모리장치의 로우 어드레스 신호제어회로
JP2965002B2 (ja) 半導体記憶装置
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit
JPS6061987A (ja) 半導体メモリ装置
KR100532946B1 (ko) 입력신호를 클록신호에 대해 차별적으로 지연시키는 회로
KR960001422Y1 (ko) 반도체 소자용 버퍼
JP4494613B2 (ja) 半導体記憶装置
KR100224759B1 (ko) 시리얼 커맨드를 갖는 반도체 메모리 장치의 입력버퍼
KR0164799B1 (ko) 동일한 경로로 두가지 마스크 기능을 수행하는 반도체 메모리 장치
KR930006633B1 (ko) 데이타 출력장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee